新思科技解读EDA加速芯片设计的并行开发验证

　　总有人给摩尔定律判死刑，其实提高晶体管集成度的比赛远未结束，不过困难确实在累积。先进工艺日益接近物理极限，需要考虑的参数就日益增多，寄生效应就日益严重，新工艺量产的风险与不确定性也就日益加大。具体来看，5纳米工艺设计规则是28纳米工艺的5倍，5纳米工艺仿真任务量是28纳米工艺100倍，版图复杂度大幅增加。从系统角度来看，复杂度也是指数型上升：应用场景变多，架构变从同构向异构转变，应用软件的规模也大增。

　　在新思科技中国副总经理谢仲辉看来，当前芯片开发面临的挑战主要来自两个方面，一个来自制造实现，另一个则来自设计和验证阶段，在时间条件约束下，这两个挑战难度就更大了。“工艺和开发都变得非常复杂，但进入市场的时间窗口并没有大的变化，大家还是希望12到18个月能流片，或者说两年时间芯片进入量产，在时间窗口不变的前提下，先进工艺开发问题边复杂很多。”

　　EDA厂商在新工艺开发中的作用

　　在制造层面，可制造性与良率是新工艺最重要的指标。可制造性与良率也不再只是晶圆厂来保证，EDA厂商、IP厂商以及最终使用新工艺的设计公司都要参与其中。谢仲辉说：“一定要有DTCO（设计工艺协同优化），设计和工艺之间要做共同优化，在前期还不成熟的时候，工艺就要和设计紧密结合，只要这样才能确保单元库、IP、后端设计与工艺产线的特性能够紧密吻合，才能避免良率低或者芯片特性与设计不一致等问题。”

　　除了协同晶圆厂和设计公司做好DTCO， EDA公司在新工艺开发中的角色也越来越重要。在新工艺预研阶段，材料特性研究是重点，因此需要对工艺配方建模仿真。“先进工艺工序特别多，如果每道工序都用硅片去做实验，耗财耗时，这就需要用建模的方法去设计实验（即以仿真替代部分实际物料实验）。”据谢仲辉介绍，利用新思科技的材料配方建模工具，可以降低实验成本，快速确定材料配比。

　　在新工艺材料配方确定后，就进入试产阶段，这时候晶圆厂需要利用合作厂商提供的存储器、处理器等IP跑测试片，新思科技的IP团队就会针对新工艺特性设计IP，以帮助晶圆厂完成试产阶段的测试片流程。

　　同时，设计工具团队也会在试产阶段介入，根据新工艺特性对流程和设计规则快速迭代，以便新工艺开放时工程师就有趁手的工具。规则会越来越多，过孔要打多开，布线间距可以放多少，这些设计规则都要在新工艺试产阶段就要定下来，有这些规则做基础，开发者才能够在工具上进行自动化设计。

　　“工艺工具和IP要差不多同时和晶圆厂新产线去配合做新工艺研发，设计工具稍晚，但也会在试产早期阶段就会介入。”

　　并行开发（Shift Left）势在必行

　　在制造实现上，工具厂商介入越来越深，在设计与验证上，也需要“左移（Shift Left，时间轴上左移，即并行开发验证）”。传统开发方法各环节顺序进行，先硬件后软件，软硬件之间的协同非常少，软件开发需要等芯片RTL（硬件描述）代码写好以后再到FPGA上去进行，或者用旧款芯片开发，等新款芯片回来以后再做迭代开发，这样软件开发工作启动晚，而通过软件激励发现硬件问题就会更晚，如果流片以后才发现，解决方法是要么芯片改版，要么用软件做一个权变方案——通常意味着损失性能。而在系统越来越复杂的背景下，串行开发验证的弊端越来越大，动辄集成数十亿晶体管的先进工艺芯片，软件开发工作异常复杂，已经到了开发方法不“左移”就无法在两年内量产的地步。

　　开发左移的基础是虚拟原型化。传统的物理原型化是在FPGA上进行功能验证，如前所述，这种开发流程需要等RTL代码完成以后才能进行软件开发，而虚拟原型化采用C等高级语言来建模，软件无需等RTL代码开发完成就可以在虚拟原型搭建的系统上进行开发。谢仲辉说：“这就是数字孪生的概念，物理世界里面的任何事物都可以用一个数字化模型来表征，而EDA厂商已经将芯片开发中用到的大部分模型建好，开发者根据产品的规格要求，利用新思科技等厂商提供的成熟模型，例如处理器与USB、PCIe等接口模型做定制化配置，再加上自己独有的行为模型，就可以在原型化系统上进行软件开发。”

　　用虚拟原型化取代FPGA原型化，并不意味着RTL验证就不需要。在先进工艺开发中，RTL代码完成后，通常会放入硬件仿真器去做全芯片系统的优化与验证，要把性能与功耗等问题，尽可能在硬件仿真时发现。先进工艺芯片规模巨大，这就要求硬件仿真器速度要快，容量要大，就像新思科技的ZeBu等产品，能把所有信号都抓出来进行分析。

　　“这样从抽象层到RTL层全面覆盖，目标就是在流片前把场景驱动的软硬件问题一并找出来并解决掉，这就是当前先进工艺开发方法学的大方向。”谢仲辉总结，根据项目复杂度不同，采用新思提出的新开发方法学，可以把开发进度提前3到9个月不等，在大型SoC开发中节省3到9个月可能决定着一款产品在市场上是否能抢到时间窗口。

　　异构越来越普遍

　　立体封装与异构集成是当前提高集成度的重要方法。进入FinFET时代，工艺每升级一代，仍然表现出功耗降低、性能提升、尺寸变小的趋势，但与平面工艺相比，工艺升级带来的红利明显降低，正如谢仲辉所说：“工艺尺寸变小让开发者在面积上更有把握，但与过去（平面工艺）相比，现在工艺升级带来的功耗降低与性能提升效果甚微，没那么线性了。”

　　立体封装（3D封装）流行的另一个原因是集成电路不同模块对工艺要求差异变大。处理器、大规模计算专用集成电路等需要用到7纳米、5纳米等先进工艺；而IO接口并不需要很先进的工艺，16纳米就可以满足；大容量存储器是独立工艺，并不是标准逻辑工艺。所以，处理器、IO和存储器可以用不同工艺生产，最后用系统级封装将三块集成起来，形成一颗集成电路产品。

　　“它外面看起来是一颗芯片，里面是三个die（裸芯片）整合在一起，加一块电路板封装在一起，这是一种很精密的电路集成，不能再叫芯片，又回到‘集成电路’这个定义。”谢仲辉解释，3D封装是目前做复杂异构的主流方式。

　　谢仲辉强调，在单颗裸芯片的内部也有异构，里面可能集成处理器、DSP、AI加速器、总线、缓存（Cache）等不同功能，软件开发就会特别复杂，如果没有良好的工具来做软件与硬件之间的桥梁，硬件性能就不能得到很好的发挥。，

　　“立体封装和异质集成需要两类工具。一类跟实现相关，系统级封装（即立体封装）工具要考虑如何实现自动化加工，还要具有分析功耗、封装特性和信号完整性的能力；一类是应用相关，即系统开发相关，怎么把软件架构和硬件架构做到无缝连接，让用户看不到底层复杂的异构架构，即软件界面要很整合、底层驱动要很智能、软件和硬件的中间层开发环境要优化到位，用起来和单一架构一样很自然，以最大限度提高开发效率，” 谢仲辉告诉探索科技（ID：techsugar）。

　　完备验证方法在复杂SoC开发中的必要性

　　IP化开发是节约复杂SoC开发成本的关键方法，不过先进工艺IP也越来越贵。在谢仲辉看来，这主要由两个原因导致，第一是使用先进工艺开发IP的成本在大幅增加，研发人力投入与工艺流片投入加剧，先进工艺流片费用非常贵，往往要几百万到上千万美元；此外，先进工艺的客户数量相对较少，这样分摊到每家客户头上的费用也在增加。

　　不管是工艺本身的流片费用，还是IP使用费用，以及人力成本都在上升，尤其是验证与系统实现上，需要比以往多得多的人力。“以前可能只需要测10个场景，但现在需要测上万个甚至10万个场景，验证工作量变大，验证的难度或者说维度变大了。”谢仲辉表示，手机处理器等SoC的人力配置上，芯片设计工程师与验证工程师（含软件工程师）的比例可能会达到1比10，“现在设计工程师与验证工程师的比例，可以达到1:5到1:10的规模，SoC要有好的用户体验，大部分都与系统验证的人相关，与跟软件的人相关。”

　　采用7纳米或5纳米工艺的芯片，一颗产品从立项到量产通常需要数千万美元，如果不引入最先进的方法学，项目风险就会大到难以承受。所以，在先进工艺节点上，新的开发方法学就成为必需，新方法学包括完备的验证手段，以及虚拟原型化和硬件仿真等加速开发进度的工具。“完备的验证方法就像买保险，可以锁定市场风险。做一个掩膜版的改变，时间至少增加3个月，又要多花几百万美元，而且可能错过最佳市场时间窗口，几千万美元全部打水漂。”在谢仲辉看来，完备的验证方法，对复杂SoC开发项目的风险控制，是非常必要的。

　　TechSugar 文︱王树一