用“激进”的 DTCO 推进 3nm 芯片设计

半导体行业面临的一个挑战是，传统的缩放本身不足以推动先进节点的性能改进和尺寸减小。尽管半导体制造商在其设计过程中会做出略微不同的权衡，但它们最终非常相似，因为它们使用相同的设备和材料。本文着眼于积极的设计技术协同优化 (DTCO) 如何推进 3 纳米技术节点设计。实际制造商流程的数字可能与本示例中的数字不完全相同，但它们会很接近。

以下是规则：从 5 nm 到 3 nm，接触多晶硅间距 (CPP) 不能减小；它保持在 42 nm。然而，金属间距从 32 nm 缩小到 21 nm。总体而言，我们希望遵循摩尔定律——每个新技术节点的组件面积减少 50%。这不能通过使用传统方法来实现，在传统方法中，我们扩展流程，然后将 50% 的小设计规则扔给设计组。它需要使用激进的 DTCO，这意味着对缩小标准单元和内存大小的过程进行更改。

从 7 nm 到 5 nm，间距缩放为 35%。通过添加自对准栅极触点 (SAGC)，它可再减少 15%，达到所需的 50% 目标，同时保持 6.5 轨 (T) 标准单元库。但这是一次性的事情。我们必须坚持使用 SAGC，但这并没有提供任何额外的扩展。例如，设计人员需要考虑哪些工艺特性和缩放助推器会通过切割一条或多条轨道来降低标准单元的高度。

对于 6.5-T 标准单元库，一个半轨道用于电源和接地，另外五个是用于信号的中端互连轨道。第一个挑战是将需求减少到仅四个中间金属 (MINT) 轨道。

挑战在于，当最低的 MINT 层需要连接上两个轨道和下两个轨道（但显然不是将所有四个轨道连接在一起）时，每个单元的中间都有一个非常紧密的切口。该过程需要通过间隔定义的切割来增强，因为传统的光刻无法提供所需的精度。该间隔物定义的切割是缩放助推器的一个示例。

但是这个行业能走多低呢？是否有可能只使用三个 MINT 曲目？如果设计人员坚持使用标准的双鳍晶体管，答案是否定的，因为双鳍 P 晶体管和双鳍 N 晶体管都没有空间。但是，单个 FinFET 确实没有足够的电流驱动，因此由此产生的性能将逊色于上一代工艺，这是朝着错误的方向发展。

然而，环栅 (GAA) 晶体管结构有很多前景。大多数制造商似乎正在探索的方法是三层堆叠纳米片。三层堆叠的纳米片具有三个穿过栅极的通道，它们不是圆形的，而是扁平成椭圆形（尽管“片”这个名字使它听起来更像一张纸，而不是稍微扁平的线）。这种方法提供了比上一代更多驱动的所需特性，但仅在单鳍鳍式场效应晶体管的区域内。这有可能让设计人员从单元中消除更多的轨道，但这需要对过程进行更多的调整——另一个缩放助推器。

GAA 水平纳米片与四个 MINT 轨道标准单元一样，当使用 GAA 晶体管结构时，单元的中心部分存在挑战。设计人员需要将 M0A 延伸到单元的中间，以便 P 晶体管结构可以连接到 N 晶体管。但这样做的唯一方法是创建一些非常紧密的交错切割，这需要特殊处理，因为两个切割不能同时进行。

像这样的微小单元的另一个问题是可能没有足够的路由资源。通过一些缩放助推器，电池是可制造的。如果设计人员只查看单个单元，则似乎有足够的路由资源供路由器拾取信号。现实中是没有的，而且当设计者进行布线实验时，会出现拥塞。另一个缩放助推器来救援：supervias。超通孔从多晶硅层一直延伸到第一金属层，跳过了 MINT 层。通过超级过孔和少量单元重新设计，布线问题就消失了。

在此过程中，还有一些不需要缩放助推器帮助的进一步可能性，即使一些细胞的高度增加一倍甚至三倍。这对于诸如 D 触发器 (DFF) 等更复杂的触发器尤其重要，因为资源有限，只有三个 MINT 轨道，如果在单行中实现，最终会成为非常长的标准单元。

如果设计人员可以在双排甚至三排中实现 DFF 和其他大型标准单元，则使用的面积会小得多。当然，贴片机需要迎接挑战，具备在同一区域内放置多高度标准电池的能力。路由器需要能够将它们连接起来，但这只是一个小的调整。

为了达到 5 nm（尽管有些公司称其为 7 nm，这可能会让人感到困惑），设计人员从传统的间距缩放中获得了 35% 的间距减小，并且通过在具有 SAGC 的有源栅极上增加了 15% 的间距。

然后，为了降低到 3 nm，设计师再次获得 35% 的间距缩放。但是设计人员需要通过从单元中切割出一条轨道并使用超级通孔和间隔物定义的切割来获得另外 15% 的减少。对于 FinFET，这可能是我们能做的最好的事情。但是，如果设计人员采用新的器件架构（或者可以使用单个鳍片），则可以消除另一条轨道以进一步减少 15%。然后，设计师最终得到一个 42 nm 的 CPP、一个 21 nm 的金属间距和一个 4.5-T 标准单元库。

该行业距离最终确定 3 纳米工艺还有几年的时间，更不用说将其量产了。但与此同时，可以进行包括构建测试芯片在内的实验，以帮助做出更明智的决策。与十年前不同，当流程最终确定然后交给设计人员时，保持缩放继续进行的唯一方法是通过 DTCO 一起优化设计和流程，因为仅线性缩放是不够的。

在 3 nm 处，可以合理地猜测布线密度通常会降低 50%，速度会提高 15% 到 20%，或者可以将速度提高视为在相同性能下功率大幅降低。

观察高级节点开发继续展开将会很有趣。

审核编辑 黄昊宇