台积电表示A16工艺不需NAEU，新一代CoWoS封装获重大突破

4月28日，台积电在全球瞩目之下于新闻发布会上披露了其在封装技术领域的最新研发成果，其中最令人瞩目的莫过于其下一代CoWoS封装技术的重大突破。这一技术革新不仅将系统级封装（SiP）的尺寸推向了全新的高度——120x120mm，更是将功耗提升至千瓦级别，引领半导体封装技术迈向新的里程碑。

在封装技术的研发道路上，台积电从未停止过前进的脚步。而除了CoWoS封装技术的巨大进展，该公司还首次对外公布了其A16制程工艺。据悉，这一制程工艺通过结合纳米片晶体管和背面供电解决方案，将大幅度提升逻辑密度和能效，为未来的芯片产品带来更高效的性能。更值得一提的是，台积电预计将在2026年实现A16制程工艺的量产，这无疑将为整个行业带来一次革命性的变革。

台积电在会议中透露，A16制程工艺并不需要依赖下一代High-NA EUV光刻系统。这意味着，在现有EUV光刻系统的基础上，台积电通过巧妙地运用双重曝光等方法，成功将临界尺寸提高到了13nm以上。然而，对于技术的追求，台积电从未满足。他们正积极探索未来制程工艺中使用High-NA EUV光刻技术的可能性，并计划在A16制程工艺之后的A14制程工艺中引入这一先进技术。

而在封装技术领域，台积电同样取得了令人瞩目的成果。新一代CoWoS封装技术相较于前代产品，硅中介层尺寸得到了显著扩大，达到了光掩模的3.3倍。这一重大改进为系统封装提供了更大的操作空间和更高的封装效率，使得封装逻辑电路、内存堆栈和I/O等组件变得更加便捷高效。

更为引人瞩目的是，新一代CoWoS封装技术并不仅限于封装逻辑电路。它还能够容纳高达8个HBM3/HBM3E内存堆栈，为高性能计算提供了强大的支持。

展望未来，台积电在封装技术领域的研发将继续深入。据透露，到2026年，台积电将投产下一代CoWoS_L技术。届时，硅中介层尺寸将进一步扩大至光掩模的5.5倍，最大尺寸可达4719平方毫米。这一技术的推出，将能够封装更多的逻辑电路、内存堆栈和I/O等组件，进一步提升系统性能，满足日益增长的市场需求。

而在更远的未来，台积电更是计划推出更为先进的CoWoS封装技术。到2027年，硅中介层尺寸将达到光掩模的8倍以上，为封装提供了高达6864平方毫米的空间。这项技术将能够封装4个堆叠式集成系统芯片（SoIC），以及12个HBM4内存堆栈和额外的I/O芯片，为高性能计算、数据中心等领域带来革命性的性能提升。

审核编辑：黄飞