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DDR=Double Data Rate双倍速率同步动态随机存储器。严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，其中，SDRAM 是Synchronous Dynamic Random Access Memory的缩写，即同步动态随机存取存储器。

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ddr技术

基于AXI DMA IP核的DDR数据存储与PS端读取

添加Zynq Processing System IP核，配置DDR控制器和时钟。7000系列的Zynq可以参考正点原子DMA回环测试设置。

2025-11-24 标签：控制器 DDR AXI 2.6k 0

使用AXI4接口IP核进行DDR读写测试

本章的实验任务是在 PL 端自定义一个 AXI4 接口的 IP 核，通过 AXI_HP 接口对 PS 端 DDR3 进行读写测试，读写的内存大小是 4K 字节。

2025-11-24 标签：接口 DDR 内存 2.7k 0

DDR training的产生原因

信号完整性(Signal Integrity, SI)问题：随着DDR内存频率的提高，信号完整性问题变得更加突出。高速信号在传输过程中会受到各种因素的影...

2025-11-17 标签：DDR 内存时钟 3.1k 0

到底DDR走线能不能参考电源层啊？

虽然我看到过DDR的走线参考电源平面也能调试成功的案例，但是依然不妨碍我还想问：到底DDR走线能不能参考电源层啊？

2025-11-11 标签：DDR PCB 506 0

ADC3910Dx/ADC3910Sx 技术文档总结

该器件使用 DDR、HDDR、SDR 或串行 CMOS 接口输出 +1.8V 至 +3.3V 的数据，以满足各种接收器要求。该器件使用具有可编程高低阈值...

2025-10-27 标签：CMOS 接收器 DDR 445 0

FPGA测试DDR带宽跑不满的常见原因及分析方法

在 FPGA 中测试 DDR 带宽时，带宽无法跑满是常见问题。下面我将从架构、时序、访问模式、工具限制等多个维度，系统梳理导致 DDR 带宽跑不满的常见...

2025-10-15 标签：FPGA DDR 带宽 529 0

DDR器件管脚说明

DDR是硬件设计的重要一环，作为一名硬件工程师除了对DDR基础和原理要有了解外，最重要的也就是对DDR控制器的掌握。本文章从DDR外部管脚的角度进行描述...

2025-10-10 标签：控制器 DDR 信号 1.7k 0

TPS7H3302-SP 3A DDR辐射硬化终端稳压器技术文档总结

该TPS7H3302支持使用 DDR、DDR2、DDR3、DDR3L 和 DDR4 的 DDR VTT 端接应用。TPS7H3302 VTT 稳压器的快...

2025-09-09 标签：电源稳压器 DDR 655 0

技术资讯 I Allegro 设计中的走线约束设计

本文要点在进行时序等长布线操作的时候，在布线操作的时候不管你是走蛇形线还是走折线，约束管理器会自动帮你计算长度、标偏差，通过精确控制走线长度，来实现信号...

2025-09-05 标签：DDR 约束 Allegro设计 890 0

TPS7H3302EVM评估模块技术解析

Texas Instruments TPS7H3302EVM评估模块设计用于评估TPS7H3302-SEP 抗辐射3A DDR 终端稳压器的性能。TP...

2025-08-27 标签：稳压器 DDR 评估模块 702 0

瑞萨RZ/G2L MPU的DDR配置（3）

详细了解硬件信息，包括#DDR 颗粒的型号、容量、速率、数据宽度等参数，以及原理图中DDR颗粒与处理器的连接方式、引脚定义等。这些信息是进行准确配置的...

2025-08-13 标签：处理器 DDR 内存 3.4k 0

瑞萨RZ/G2L MPU的DDR配置（1）

RZ/G2L微处理器配备Cortex-A55（1.2GHz）CPU、16位DDR3L/DDR4接口、带Arm Mali-G31的3D图形加速引擎以及视频...

2025-08-04 标签：DDR 瑞萨微处理器 3k 0

瑞萨RZ T2H更换DDR流程和工具介绍

瑞萨RZ T2H是由2个R52核和4个A55核构成。支持LPDDR4，其传输可以达到3.2Gbps（1600 MHZ），总线宽度为32位，两个rank，...

2025-06-27 标签：寄存器 DDR 内存 2k 0

AMD Versal Adaptive SoC Clock Wizard AXI DRP示例

本文将使用 Clocking Wizard 文档 PG321 中的“通过 AXI4-Lite 进行动态重配置的示例”章节作为参考。

2025-05-27 标签：amd DDR soc 967 0

DDR模块的PCB设计要点

在高速PCB设计中，DDR模块是绝对绕不过去的一关。无论你用的是DDR、DDR2还是DDR3，只要设计不规范，后果就是——信号反射、时序混乱、系统频繁死机。

2025-04-29 标签：存储器 DDR PCB设计 2.2k 0

LP2998系列带关断引脚的 1.5A DDR 终端稳压器数据手册

LP2998 线性稳压器旨在满足 JEDEC SSTL-2 和 JEDEC SSTL-18 标准 DDR-SDRAM 和 DDR2 内存终止的规范。该器...

2025-04-29 标签：运算放大器 DDR 线性稳压器 714 0

TPS51200 3A 灌电流 / 拉电流 DDR 终端稳压器，带有 VTTREF 缓冲基准数据手册

TPS51200 器件是一款灌电流和拉电流双倍数据速率（DDR）终端稳压器，专为空间受限的低输入电压、低成本、低噪声系统而设计。该TPS51...

2025-04-29 标签：稳压器 DDR 输入电压 1.2k 0

TPS53317 低输入电压、6A 同步降压 SWIFT™ 转换器，用于 DDR 存储器终止数据手册

该器件是集成 FET 的同步降压稳压器，主要设计用于 DDR 终止。它可以提供 1/2 V 的稳压输出~DDQ~具有 Sink 和 Source 功能...

2025-04-28 标签：电流 MOSFET 封装 409 0

TPS51716 完整的 DDR2/3/3L/4 存储器电源解决方案同步降压控制器数据手册

TPS51716为 DDR2、DDR3、DDR3L、LPDDR3 和 DDR4 提供完整的电源以最低的总成本和最小空间实现内存系统。它集成了一个同步降...

2025-04-27 标签：DDR 补偿电路拉电流 675 0

TPS53317A 0.9V-6V 输入、6A 输出、D-CAP+ 模式、用于 DDR VTT 的 SWIFT 同步降压转换器数据手册

该器件是集成 FET 的同步降压稳压器，主要设计用于 DDR 终止。它可以提供 1/2 V 的稳压输出~DDQ~具有 Sink 和 Source 功能...

2025-04-26 标签：电流 DDR 降压稳压器 674 0

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