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verilog

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verilog技术

Verilog/FPGA开源项目介绍

脉冲神经网络( Spiking neural network-SNN ) 是更接近自然神经网络的人工神经网络。

2022-07-03 标签:fpga神经网络Verilog 252 0

SystemVerilog包的简介与使用

最初的Verilog语言没有一个可用于多个模块的定义。每个模块都必须有任务、函数、常量和其他共享定义的冗余副本。传统的Verilog编码风格是将共享定义...

2022-06-15 标签:模块Verilog函数 234 0

高覆盖率的Verilog代码的编写技巧

设计工程师需要关心的主要有行覆盖率(Block),条件覆盖率(Expression),翻转覆盖率(Toggle),状态机覆盖率。本文从ASIC设计的角度...

2022-05-26 标签:Verilog 1802 0

vcs学习笔记(常用选项/仿真流程/代码覆盖率/综合后仿真/图一乐技巧)

VCS是编译型verilog仿真器,VCS先将verilog/systemverilog文件转化为C文件,在linux下编译生成的可执行文./simv即...

2022-05-23 标签:Linux仿真器Verilog 1261 0

如何在Verilog中创建有限状态机

如何在Verilog中创建有限状态机

本文描述了有限状态机的基础知识,并展示了在 Verilog 硬件描述语言中实现它们的实用方法。

2022-04-26 标签:Verilog状态机 791 0

FIR滤波器的MATLAB与FPGA设计

数字滤波器从实现结构上划分,有FIR和IIR两种。FIR的特点是:线性相位、消耗资源多;IIR的特点是:非线性相位、消耗资源少。由于FIR系统的线性相位...

2022-04-24 标签:fpga数字滤波器Verilog 742 0

Verilog系统函数和边沿检测

“ 本文主要分享了在Verilog设计过程中一些经验与知识点,主要包括Verilog仿真时常用的系统任务、双向端口的使用(inout)、边沿检测”

2022-03-15 标签:Verilog代码 531 0

Verilog赋值和结构说明语句

从仿真结果可以看出:在顺序块中,15ns的时候,l1被赋值为8’h2,在25ns的时候,l2被赋值为8’h8;而在并行块中,10ns的时候,k2被赋值为...

2022-03-15 标签:Verilog 467 0

Verilog设计过程中的一些经验与知识点

 “ 本文主要分享了在Verilog设计过程中一些经验与知识点,主要包括块语句、阻塞赋值和非阻塞赋值 以及结构说明语句(initial, always,...

2022-03-15 标签:仿真Verilog程序 786 0

Verilog逻辑设计中的循环语句和运算符

“ 本文主要分享了在Verilog设计过程中一些经验与知识点,主要包括循环语句(forever、repeat、while和for)、运算符。”

2022-03-15 标签:VerilogC语言 966 0

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处理以太网帧以及IP,UDP和ARP的模块

顶层千兆和10G MAC模块是eth_mac_ *,具有各种接口,并且带有/不带有FIFO。顶层10G PCS/PMA PHY模块为eth_phy_10...

2022-06-30 标签:以太网Verilog数据包 76 0

Verilog编码风格

parameter关键字定义模块特定的参数,该参数在特定模块实例的范围生效。参数用于为模块实例提供不同的自定义,例如,输入或输出端口的宽度。以下是使用p...

2022-06-26 标签:fpgaVerilog 301 0

$unit声明空间

对unit声明空间中定义的任何更改都需要重新编译构成设计和验证测试台的所有源代码,因为任何地方的任何文件都可以无需导入地使用该定义。许多软件工具不会强制...

2022-06-21 标签:模块Verilog编译 110 0

Johnson约翰逊计数器Verilog实现

扭环形计数器,约翰逊计数器,每次状态变化时仅有一个触发器发生翻转,译码不存在竞争冒险,在n(n≥3)位计数器中,使用2n个状态,有2^n-2n个状态未使用;

2022-06-15 标签:fpgaVerilog触发器 213 0

Verilog的块语句fork...join 和 begin...end

begin_end顺序块,用于将多条语句组成顺序块,语句按顺序一条一条执行(除了带有内嵌延迟控制的非阻塞赋值语句),每条语句的延迟时间是相对于由上一条语...

2022-06-09 标签:Verilog顺序 217 0

Verilog HDL语言的数据类型和运算符

reg是寄存器数据类型的关键字,是数据存储单元的抽象,通过赋值语句可以改变寄存器存储的值。reg型数据常用来表示always模块内的指定信号,在alwa...

2022-05-18 标签:寄存器Verilog 398 0

Verilog的块语句

begin_end顺序块,用于将多条语句组成顺序块,语句按顺序一条一条执行(除了带有内嵌延迟控制的非阻塞赋值语句),每条语句的延迟时间是相对于由上一条语...

2022-05-18 标签:Verilog 240 0

什么是张量处理单元(TPU)

该项目的目的是创建一个与谷歌的张量处理单元具有相似架构的机器学习协处理器。该实现的资源可定制,可以以不同的尺寸使用以适应每种类型的 FPGA。这允许在嵌...

2022-04-27 标签:fpgaVerilog机器学习 509 0

System Verilog-文本值

文本整数值是一个整数,没有小数点。(IEEE 1800 SystemVerilog标准使用术语“整数文本integer literal”而不是“文本整数...

2022-04-13 标签:VerilogSystem整数 338 0

自动连线的神器——emacs verilog mode

自动连线的神器——emacs verilog mode

Verilog-mode是由Michael McNamara mac@verilog.com和Wilson Snyder wsnyder@wsnyder...

2022-03-29 标签:Verilog编辑器 1142 0

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