混合键合中的铜连接:或成摩尔定律救星

混合键合3D芯片技术将拯救摩尔定律。

为了继续缩小电路尺寸，芯片制造商正在争夺每一纳米的空间。但在未来5年里，一项涉及几百乃至几千纳米的更大尺度的技术可能同样重要。

这项技术被称为“混合键合”，可以将两块或多块芯片叠放在同一个封装中。这使芯片制造商能够增加处理器和内存中的晶体管数量，虽然晶体管的缩小速度已普遍放缓，但这曾推动摩尔定律发展。2024年5月，在美国丹佛举行的IEEE电子器件与技术大会（ECTC）上，来自世界各地的研究团队围绕这一技术公布了多项研究改进，其中一些成果可能会产生创纪录的3D堆叠芯片连接密度：每平方毫米硅片约700万个连接。

在IEEE电子器件与技术大会上，来自英特尔公司的石毅（Yi Shi，音）告诉与会工程师们，由于半导体工艺的新特性，所有这些连接都是必需的。摩尔定律现在被一种称为系统技术协同优化（STCO）的概念主宰，根据这一概念，芯片的各项功能（如缓存、输入/输出和逻辑）分别使用最适合的技术制造。然后，可以采用混合键合和其他先进封装技术将这些子系统组装起来，使它们像单块硅片一样全力工作。但只有在连接密度足够高，且在不同硅片之间传输数据的延迟或能耗都很小的情况下，这才能实现。

在所有先进封装技术中，混合键合提供了最高密度的垂直连接。因此，Yole集团的技术和市场分析师加布里埃拉•佩雷拉（Gabriella Pereira）表示，它是先进封装行业中增长最快的一部分。根据Yole集团的预测，到2029年，先进封装行业整体市场规模将增长2倍以上，达到380亿美元，届时，混合键合预计将占据其中约一半的市场份额，虽然目前它仅占市场的一小部分。

在混合键合中，每块芯片的顶面均放置铜焊盘，周围包着绝缘层，通常是硅氧化物，铜焊盘嵌在绝缘层表面。在对氧化物进行化学改性后，将两块芯片面对面挤压在一起，使每块芯片上嵌入的铜焊盘相互对齐。然后慢慢加热夹层，使铜膨胀填满间隙并熔化，从而将两块芯片连接起来。

混合键合可以将一种尺寸的单块芯片附着到一个更大尺寸芯片的完整晶圆上，也可以将两片相同尺寸的完整晶圆键合在一起。佩雷拉表示，由于后者在相机芯片中得到了应用，其工艺比前者更加成熟。例如，欧洲微电子研究中心（Imec）的工程师们创造出了一些有史以来最密集的晶圆对晶圆键合，键合距离（或称为间距）仅400纳米。但对于芯片与晶圆键合，欧洲微电子研究中心实现的间距仅为2微米。

相比目前正在生产中的先进3D芯片的9微米间距，欧洲微电子研究中心的2微米间距是巨大的进步。而且比前一代技术（间距几十微米的焊料“微凸块”）有了更大的飞跃。

“使用现有设备，将晶圆与晶圆对齐比将芯片与晶圆对齐更容易。大多数微电子工艺都是为（整片）晶圆设计的。”法国研究机构CEA Leti的集成与封装科学负责人简-查尔斯•苏里奥（Jean-Charles Souriau）说。但晶圆上芯片（CoW，或晶圆上裸芯片）技术正在高端处理器中大放异彩，如在AMD处理器中，这项技术被用于组装其新型中央处理器（CPU）和人工智能加速器中的计算核心和缓存。

在这两种场景中，为了进一步缩小间距，研究人员致力于使表面更加平整、键合晶圆粘接更好，并减少整个工艺的时间和复杂度。如果做到这一点，就可能会彻底改变芯片的设计方式。

间距紧密的WoW

最近的晶圆上晶圆（WoW）研究实现了 360到500纳米的最紧凑间距，这要求在平整度方面投入巨大的精力。要以100纳米级的精度将两片晶圆键合在一起，整片晶圆必须几乎完全平整。即便晶圆有最轻微的弯曲或扭曲，整个部分也将无法连接。

平整晶圆的工作通过一种名为化学机械平坦化（CMP）的工艺完成。它对芯片制造至关重要，特别是对于生产晶体管上方的互连层。

“对于混合键合，化学机械平坦化是我们必须控制的一项关键参数。”苏里奥说。IEEE电子器件与技术大会上展示的结果表明，化学机械平坦化技术已提升到一个新水平，不仅能够平整整个晶圆，还能够减小铜焊片之间纳米级的圆形绝缘层，确保更好的连接。

还有研究人员专注于确保这些平整的部件能够牢固地粘在一起。他们尝试使用不同的表面材料，如用硅碳氮化物代替硅氧化物，并采用不同的方案来对表面进行化学激活。最初，晶圆或裸芯片被挤压在一起时，它们是通过相对较弱的氢键对接在一起的，人们担心在后续工艺中它们无法保持原位。对接之后，晶圆和芯片会被慢慢加热，在退火工艺中形成更强的化学键。这些键的强度如何（以及如何确定这一点）是IEEE电子器件与技术大会上展示的主要研究内容。

最终的键合强度有一部分来自铜连接。退火步骤使铜在间隙中膨胀，形成导电桥。三星的韩胜浩解释说，控制这个间隙的大小是关键。如果膨胀过少，铜将无法熔化形成连接；而如果膨胀过多，晶圆将被推开。这是纳米级的问题。韩胜浩报告了一种新的化学工艺研究，即每次蚀刻去除单一原子层的铜，他希望通过这种工艺实现精确控制。

连接的质量也很重要。芯片互连中的金属不是单晶体，而是由许多颗粒组成的，颗粒朝向不同方向。即使铜膨胀后，金属的颗粒边界通常也不会从一侧跨越到另一侧。这种跨越应该会降低连接的电阻并提高其可靠性。日本东北大学的研究人员报告了一种新的冶金方案，最终可以生成跨越边界的大型单铜颗粒。“这是一次重大变化。”日本东北大学副教授福岛矶村说，“我们现在正在分析其背后的原因。”

IEEE电子器件与技术大会上讨论的其他实验侧重如何简化键合工艺。有几项实验试图降低形成键合所需的退火温度（通常在300℃左右），将长时间加热对芯片造成的损害风险降到最小。应用材料公司的研究人员介绍了一种大幅缩短退火时间（从几个小时缩短到5分钟）的方法以及在这方面取得的进展。

表现出色的CoW

目前，CoW混合键合对新型中央处理器和图形处理器制造商更加有用：芯片制造商可通过这项技术堆叠不同尺寸的芯片，并在芯片相互键合之前对每块芯片进行测试，确保不会因为单个缺陷部件而毁掉整块昂贵的中央处理器。

CoW面临着WoW所面临的全部困难，但可选择的缓解办法却更少。例如，化学机械平坦化工艺用于平整晶圆，而不是单个裸芯片，一旦裸芯片从源晶圆中切割下来并测试，便没有多少办法可以改进其键合准备了。

不过，英特尔的研究人员报告了具有3微米间距的CoW混合键合，同时，如上文提到的，欧洲微电子研究中心团队实现了2微米间距，实现方式为：在中间过程仍将裸芯片附着在晶圆上，使其变得非常平整，同时在整个过程中保持裸芯片的清洁。两个团队都使用了等离子体蚀刻技术来切割裸芯片，而不是常用的专用刀片。等离子体蚀刻不会像刀片那样导致边缘碎裂，碎裂产生的碎片可能会干扰连接。欧洲微电子研究中心团队还可通过这项技术改变裸芯片的形状，制作倒角，减轻可能破坏连接的机械应力。

多位参加IEEE电子器件与技术大会的研究人员认为，CoW混合键合对未来的高带宽内存（HBM）至关重要。高带宽内存由多块动态随机存取存储器（DRAM）裸芯片堆叠而成，目前有8到12层高，置于一块控制逻辑芯片之上。它通常与高端图形处理器放在同一封装内，对于处理ChatGPT等大语言模型所需的海量数据至关重要。今天的高带宽内存裸芯片堆叠采用的是微凸块技术，两层之间有被有机填料包裹的小焊球。

随着人工智能进一步提高内存需求，动态随机存取存储器制造商希望在高带宽内存芯片中堆叠20层，甚至是更多层。微凸块的体积会占用空间，这意味着这些堆叠很快将因太高而无法与图形处理器一起封装。在这方面，混合键合可以降低高带宽内存的高度，同时比较容易减少封装中的余热，因为层与层之间的热阻会减少。

在IEEE电子器件与技术大会上，三星工程师展示了混合键合可以实现的16层堆叠的高带宽内存。三星高级工程师李贤民表示：“我认为使用这项技术可以实现超过20层的堆叠。”其他CoW新技术也可以帮助将混合键合应用于高带宽内存。苏里奥说，CEA Leti的研究人员正在探索自对齐技术。这将助于确保仅通过化学工艺实现良好的CoW连接。每个表面的一部分被制成疏水性，另一部分为亲水性，从而使表面自动滑入到位。

在IEEE电子器件与技术大会上，来自日本东北大学和雅马哈机器人公司的研究人员报告了类似的方案，在动态随机存取存储器实验芯片上，利用水的表面张力对齐的5微米焊片实现了优于50纳米的精度。

混合键合的边界

研究人员几乎肯定会继续缩小混合键合连接的间距。台湾积体电路制造公司（以下简称台积电）的开拓系统项目经理贾汉中（Han‑Jong Chia,音）在IEEE电子器件与技术大会上表示，200纳米的WoW间距不仅是可能的，而且是可取的。台积电计划在两年内引入一种名为“背面供电”的技术。（英特尔计划在2024年底引入）。这项技术将芯片粗大的电源传输互连放置在硅表面下方，而不是上方。台积电研究人员通过计算得出，没有了这些电源管道，最上层可以更好地连接较小的混合键合焊片。采用200纳米键合焊片的背面供电装置将大幅降低3D连接的电容，通过测量，其能效和信号速度将达到使用400纳米键合焊片时的8倍。

贾汉中表示，如果键合间距进一步缩小，未来可能会实现跨越两片晶圆的“折叠”电路块。这样，当电路块内的一些长连接就可以走垂直捷径，有助于提高计算速度并降低功耗。

混合键合可能不仅限于硅。CEA Leti的苏里奥表示：“当下，我们在‘硅对硅晶圆’上取得了很大发展，不过我们也在探索氮化镓和硅晶圆以及玻璃晶圆之间……以及所有材料之间的混合键合。”他所在的机构甚至介绍了用于量子计算芯片的混合键合研究，其中涉及对超导铌而不是铜进行对齐和键合。

“很难说研究边界在哪里，一切都在飞快发展。”苏里奥说。