本文介绍了在 AMD Vivado™ Design Tool 中用工程模式使用 DFX 流程以及需要....
系统看门狗定时器(System WatchDog Timer)通常用于嵌入式系统,可以有效的防止软件....
随着嵌入式 AI、视频和控制应用取得爆发式增长,在严格的占板面积和功耗限制下,对于借助异构处理能力加....
Vitis Embedded 是一款独立的嵌入式软件开发套件,主要用于为 AMD 自适应 SoC 和....
在 AMD Versal™ 器件中, SEM 功能的实现发生了很大变化,整个解决方案基于 libra....
在构建嵌入式应用的过程中,硬件设计人员长期以来面临着艰难的取舍,为推动产品快速上市,他们必须在成本、....
IP 在初始化阶段就卡住了。从 Uart 口的 log 看 ‘ICAP’ 后续无字符输出,这是典型的....
在硬件调试时,经常需要用 ILA 采集一些 FPGA 内部或者对外的初始化信号,然而在下载完 Bit....
最后我们需要生成能够在 AMD Kria KR260 上运行的固件。
在上一篇文章中 开发者分享|AMD Kria KR260 DPU 配置教程 1 我们导出了 plat....
这篇文章我们将为 AMD Kria KR260 在 AMD Vitis 上创建硬件加速平台。 我们将....
Vitis Vision 库是一组 90 多个内核,基于 OpenCV 计算机视觉库,针对 AMD ....
在 AMD SoC 器件(AMD Zynq 7000 SoC,AMD Zynq UltraScal....
由于市场环境日益复杂、产品竞争日趋激烈,为了加快推出新型自适应 SoC 和 FPGA 设计,硬件设计....
AMD ZYNQ 7000 的 S_AXI 端口提供了外设访问 PS 内部外设控制器的接口,这其中包....
使用可编程逻辑器件进行设计时,最关键的步骤之一就是为应用选择最佳的器件。
CPRI 是无线通信里的一个标准协议,连接 REC 和 RE 的通信。AMD 有提供 CPRI IP....
目前 AMD 的以太网 IP 核,如软核 10G/25G,40G/50G 或者硬核 CMAC,MRM....
UltraScale / UlraScale+系列的SEM IP一共有6种工作模式
影响编译时间的因素有很多,包括工具流程、工具设置选项、RTL 设计、约束编辑、目标器件以及设计实现期....
在设计周期中,您可保留多个版本的工程,这些工程使用相同的 IP 和相同的配置。重新运行整个工程会导致....
这篇博文介绍了多种自动生成报告的有效途径,以便您在尝试对设计中特定阶段所耗用的编译时间进行调试时使用....
增量综合的工作方式与增量实现流程相似,但仅适用于综合阶段,并且不会对紧随其后的实现阶段给予引导。
PDM 已经与其它 AMD FPGA 和自适应 SoC 工具一起集成到统一的安装程序中。这是一款独立....
增量实现自从首次获得支持以来,不断升级演变,在此过程中已添加了多项针对性能和编译时间的增强功能。
自从 Vitis 的发布,AMD 在 Github 上也开源了很多资源,方便开发者进行自己的设计,减....
目前对于 Vivado 2023.1 版本的 IBERT GUI 界面暂时不支持 QPRBS13 的....
Vitis™ HLS 2023.1 支持新的 L1 库向导,本文将讲解如何下载 L1 库、查看所有可....
需要手工在 C++ 代码里明确指定可并行执行的任务(用 task,添加头文件 hls_task.h)....
在 Vitis 流程中,编译的目标分为软件仿真(software emultion),硬件仿真(ha....