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RTL在电子科学中指的是寄存器转换级电路（Register Transfer Level）的缩写，也叫暂存器转移层次。

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rtl技术

如何去实现一个半加器电路的设计呢？

加法器用于两个数或者多个数的加和，加法器又分为半加器（half adder）和全加器（full adder）。

2023-05-22 标签：led灯加法器 RTL 6.8k 0

多路选择器设计

组合逻辑电路的输出信号只与当前时刻的输入信号有关，与其他时刻的输入状态无关，无存储电路或反馈电路。

2023-05-22 标签：led灯 RTL 组合逻辑电路 3.1k 0

基于FPGA开发板点亮LED灯

设计规划--波形绘制--编写代码--代码编译--编写testbench--对比波形--绑定管脚--全编译--上板验证

2023-05-22 标签：led灯时序电路 RTL 1.7k 0

聊一聊FPGA中的IP都是怎么区分的呢？

现今的FPGA设计规模越来越庞大，功能越来越复杂，因此FPGA设计的每个部分都从头开始着手是不切实际的。

2023-05-22 标签：FPGA设计寄存器 EDA工具 2.9k 0

原来SpinalHDL中BlackBox封装数组接口如此简单

当在SpinalHDL中调用别人的RTL代码时，需要采用BlackBox进行封装。对于大多数场景，想必小伙伴们都已轻车熟路。今天着重来看下当RTL代码的...

2023-05-22 标签：接口封装 RTL 1.3k 0

UVM Transaction-Level Modeling (TLM)概述

验证生产力的关键之一是在一个合适的抽象级别上考虑验证问题。也就是说，在验证DUT时应该创建一个支持适当抽象级别的验证环境。

2023-05-22 标签：RTL UVM TLM 1.4k 0

多片FPGA原型平台中的启动同步研究

假如给定FPGA内的时钟没有正确运行，那么我们多片FPGA系统的整体将不能同时启动，这将有可能是致命的。

2023-05-22 标签：fpga 分频器 pll 596 0

在高速设计中跨多个FPGA分配复位信号

SoC设计中通常会有“全局”同步复位，这将影响到整个设计中的大多数的时序设计模块，并在同一时钟沿同步释放复位。

2023-05-18 标签：fpga SoC设计 PAD 492 0

RAL寄存器模型操作图鉴

寄存器模型操作，指的是通过寄存器模型对RTL中寄存器进行读写访问，或者同步寄存器模型与RTL中寄存器的值。

2023-05-17 标签：寄存器 RTL UVM 1.9k 0

从Verilog PLI到SystemVerilog DPI的演变过程

写过Verilog和systemverilog的人肯定都用过系统自定义的函数$display，这是预定好的，可以直接调用的功能。

2023-05-16 标签：Verilog C语言 RTL 1.5k 0

看一下多片FPGA原型验证系统的时钟同步

SoC设计是一个整体的芯片设计，最终整个设计将在统一到一块硅片上完成整个芯片

2023-05-16 标签：fpga 缓冲器 SoC设计 1.1k 0

浅析Stream里的隐式转换

Stream、Flow是在电路描述里经常用到的对象。

2023-05-15 标签：RTL HDL语言 978 0

IC设计全流程和要用到的EDA工具介绍

设计一款芯片，明确需求（功能和性能）之后，先由架构工程师设计架构，得出芯片设计方案，前端设计工程师形成RTL代码，验证工程师进行代码验证，再通过后端设计...

2023-05-12 标签：电源 IC设计 eda 2.6k 0

如何通过Vivado Synthesis中的URAM矩阵自动流水线化来实现最佳时序性能

UltraRAM 原语（也称为 URAM）可在 Xilinx UltraScale + 架构中使用，而且可用来高效地实现大容量深存储器。由于大小和性能方...

2023-05-08 标签：存储器 Xilinx 流水线 3k 0

FPGA原型系统装配文件：Assign Traces介绍

多片FPGA原型验证系统的拓扑连接方式各不相同，理想的多片FPGA原型验证系统应该可以灵活配置，可以使用其相应的EDA工具

2023-05-08 标签：FPGA设计连接器 EDA工具 874 0

芯片设计里的Multi-Bit FF方法讨论

在现代的芯片设计里边，工程师在优化功耗和面积上无所不有其极，这里讨论的multi-bit FF 就是其中的一种方法或者称之为一种流程。

2023-05-08 标签：芯片设计 RTL DCT 3.2k 0

简述Vivado中的Elaborate的作用

在Vivado的界面中，有个RTL ANALYSIS->Open Elaborated Design的选项，可能很多工程师都没有使用过。因为大家基...

2023-05-05 标签：RTL design Vivado 2.1k 0

参数化RTL的验证思路

参数化的代码需要在灵活性和复杂性之间做出平衡，而且高度参数化代码的验证是一个非常具有挑战性的工作。

2023-05-05 标签：RTL UVM SVA 2.7k 0

浅析芯片验证中的scoreboard

在芯片验证中，我们随机发送数据激励，同时使用scoreboard进行数据完整性检查。

2023-05-04 标签：RTL 芯片验证 1.9k 0

数字硬件建模SystemVerilog之Interface方法概述

SystemVerilog Interface是modport的一种，但比简单的输入、输出或输入输出端口的功能更多。

2023-04-28 标签：时钟发生器 RTL UVM 4.1k 0

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