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如何在AMD Vivado™ Design Tool中用工程模式使用DFX流程？

本文介绍了在 AMD Vivado™ Design Tool 中用工程模式使用 DFX 流程以及需要注意的地方。在使用 DFX 工程模式的过程中要把具体...

2024-04-17 标签：TCLRTLVivado 130 0

Bittware提供开放式FPGA堆栈和支持英特尔®oneAPI的加速卡

通过使用开放式 FPGA 堆栈 (OFS) ，BittWare 在其 FPGA 解决方案上提供对 oneAPI 的支持。

2024-03-29 标签：FPGA英特尔加速器 177 0

如何解决FPGA布局布线的拥塞问题呢？有哪些方法？

14.2节提到的问题①,即设计中有很大的扇出,对于如何获知该扇出信号有多种途径。常见的途径是通过FPGAEditor(Xilinx)或者Fitter里R...

2024-03-20 标签：FPGA寄存器RTL 868 0

RTL代码明明存在于filelist指向路径下，为何VCS编译始终找不到？

并不是因为上述.vh代码不存在，而是由于^M换行符的存在造成的错误。gvim怎么显示^M换行符呢？这里介绍几种方法。

2024-03-18 标签：DoSRTL 171 0

电阻-晶体管耦合逻辑电路图分析

RTL电路的基本工作原理是：晶体管的基极、发射极和集电极分别与输入信号源、负载电阻和电源连接。通过确定输入和输出的阻抗，并选择合适的电容和电阻来实现阻抗...

2024-03-15 标签：电阻逻辑电路晶体管 460 0

我们该如何应对SOC中越来越庞大和复杂的SDC约束？

SOC设计变得越来越复杂，成本越来越高，设计和验证也越来越困难。

2024-03-13 标签：EDA工具SoC设计信号完整性 473 0

为什么格雷码可以辅助解决多bit跨时钟域的问题​？求解

单bit通过两级同步打拍可以有效的解决亚稳态问题。

2024-03-08 标签：二进制fifoRTL 625 0

FPGA设计的IP和算法应用综述

IP(Intelligent Property) 核是具有知识产权核的集成电路芯核总称，是经过反复验证过的、具有特定功能的宏模块，与芯片制造工艺无关，可...

2024-03-07 标签：FPGA设计寄存器EDA工具 700 0

在Vivado Synthesis中怎么使用SystemVerilog接口连接逻辑呢？

SystemVerilog 接口的开发旨在让设计中层级之间的连接变得更加轻松容易。 您可以把这类接口看作是多个模块共有的引脚集合。

2024-03-04 标签：RTL时钟信号CLK 433 0

TTL三态门输出电路优点 TTL三态门输出电路图

TTL三态门输出电路是一种重要的接口元件，它能够提供三种输出状态：高电平、低电平和高阻态。这种电路在实现数字系统之间的连接和数据传输时起着至关重要的作用。

2024-02-18 标签：TTL电路逆变器晶体管 1404 0

Vivado 2023.2版本的新增功能

Vivado在前一段时间更新了2023.2版本，经过一段时间的使用这个版本还是很丝滑的，用起来挺舒服。

2024-01-02 标签：IC设计仿真RTL 1151 0

如何用RTL原语实现MUX门级映射呢？

对于前端设计人员，经常会需要一个MUX来对工作模式，数据路径进行明确（explicit）的声明，这个对于中后端工程师下约束也很重要。这里介绍一种巧用的R...

2023-12-14 标签：HDLRTLMux 546 0

如何使用SystemC做RTL和C/C++的联合仿真呢？

当FPGA开发者需要做RTL和C/C++联合仿真的时候，一些常用的方法包括使用MicroBlaze软核，或者使用QEMU仿真ZYNQ的PS部分。

2023-12-13 标签：VHDL语言RTLC++语言 427 0

介绍一种通过SystemC做RTL/C/C++联合仿真的方法

当FPGA开发者需要做RTL和C/C++联合仿真的时候，一些常用的方法包括使用MicroBlaze软核，或者使用QEMU仿真ZYNQ的PS部分。

2023-12-13 标签：fpga仿真RTL 380 0

RTL仿真中X态行为的传播—从xprop说起

在使用VCS进行仿真时，工程师们常常会面对一个极为重要且充满挑战的问题——X态传播行为。

2023-12-04 标签：仿真器VHDL语言RTL 610 0