FPGA 的高速数据采集设计之JESD204B部分详解

如果您有接触使用 FPGA 的高速数据采集设计，没准听说过新术语“JESD204B”。

我在工作中看到过很多工程师询问有关 JESD204B 接口的信息以及它如何同 FPGA 协作。他们特别感兴趣的是 JESD204B 接口将如何简化设计流程。

与 LVDS 及 CMOS 接口相比，JESD204B 数据转换器串行接口标准可提供一些显著的优势，包括更简单的布局以及更少的引脚数。因此它能获得工程师的青睐和关注也就不足为奇了，它具备如下系统级优势：

更小的封装尺寸与更低的封装成本：JESD204B 不仅采用 8b10b 编码技术串行打包数据，而且还有助于支持高达 12.5Gbps 的数据速率。这可显著减少数据转换器和 FPGA 上所需的引脚数，从而可帮助缩小封装尺寸，降低封装成本；

简化的 PCB 布局与布线：更少的引脚数可显著简化 PCB 布局与布线，因为电路板上的路径更少。由于对畸变管理的需求降低，因此布局和布线可进一步简化。这是因为数据时钟嵌入在数据流中，并在接收器中与弹性缓冲器结合，无需通过“波形曲线”来匹配长度。图 1 是 JESD204B 接口对简化 PCB 布局有多大帮助的实例；

高灵活布局：JESD204B 对畸变要求低，可实现更远的传输距离。这有助于将逻辑器件部署在距离数据转换器更远的位置，以避免对灵敏模拟器件产生影响；

满足未来需求：该接口能够自适应不同数据转换器分辨率。对于未来模数转换器 (ADC) 及数模转换器 (DAC) 而言，无需对 TX/RX 电路板进行物理上的重新设计。

图 1：LVDS DAC 的 PCB 布局（左）；采用 JESD204B 的相同 DAC 的 PCB 布局（右）

这是不是意味着您要改用 JESD204B 接口？

不一定。与 LVDS 接口相比，JESD204B 的缺点是具有更长的绝对时延，这对于有些应用来说是不可接受的。

尽管 JESD204B 可提供很多优势，但有些应用要求极短的时延，最好是无时延。一个很好的实例是电子战中使用的信号屏蔽器。该设备不仅要求绝对时延，而且需要最大限度地降低任何可能的延迟。

对于这种应用，您应该考虑 LVDS 接口，因此它没有在 JESD204B 上进行数据串行化的延迟。