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      FPGA技术驿站

      文章：115 被阅读：32w 粉丝数：22 关注数：0 点赞数：2

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      Vivado每个子步骤在综合之后要分析什么呢？

      Vivado提出了UFDM（UltraFast Design Methodology）设计方法学，其....
      的头像 FPGA技术驿站 发表于 12-05 09:47 •3879次阅读

      用Tcl实现Vivado设计全流程

      设置芯片型号，设置源文件位置，设置生成文件位置，添加设计源文件，流程命令，生成网表文件，设计分析，生....
      的头像 FPGA技术驿站 发表于 11-20 10:56 •1902次阅读

      Vivado提供了一种以IP为核心的设计理念

      打开一个Block Design，就像打开一个空白画布一样，根据需要添加相应的IP：在“画布”的空白....
      的头像 FPGA技术驿站 发表于 11-20 10:53 •1920次阅读

      先看看ARRAY_PARTITION的基本语法

      在这里有两个个重要的参数type和factor，其中type有三个可选值，分别为block、cycl....
      的头像 FPGA技术驿站 发表于 11-20 10:48 •4770次阅读

      如何不建Vivado工程，也能看Device视图呢

      在FPGA设计与开发中，Device视图和Package视图发挥着重要的作用。在Device视图下：....
      的头像 FPGA技术驿站 发表于 11-13 18:11 •5775次阅读

      Vivado HLS和Vitis HLS 两者之间有什么区别

      Vivado HLS 2020.1将是Vivado HLS的最后一个版本，取而代之的是VitisHL....
      的头像 FPGA技术驿站 发表于 11-05 17:43 •37333次阅读

      DSP48的演变史

      DSP48最早出现在XilinxVirtex-4 FPGA中，但就乘法器而言，Virtex-II和V....
      的头像 FPGA技术驿站 发表于 10-30 17:16 •5872次阅读
      DSP48的演变史

      并行加法的高效实现

      此电路对应的RTL代码如下图所示，这里我们使用了SystemVerilog来描述。输入a和b均为4个....
      的头像 FPGA技术驿站 发表于 10-23 09:40 •2553次阅读
      并行加法的高效实现

      如何用Tcl实现Vivado设计流程介绍

      Vivado有两种工作模式：project模式和non-project模式。这两种模式都可以借助Vi....
      的头像 FPGA技术驿站 发表于 10-21 10:58 •3358次阅读
      如何用Tcl实现Vivado设计流程介绍

      用Elaborated Design优化RTL的代码

      在Vivado FlowNavigator中有一个Elaborated Design，如下图所示，属....
      的头像 FPGA技术驿站 发表于 10-21 10:56 •4541次阅读
      用Elaborated Design优化RTL的代码

      组合逻辑生成的时钟有哪些危害

      组合逻辑生成的时钟，在FPGA设计中应该避免，尤其是该时钟扇出很大或者时钟频率较高，即便是该时钟通过....
      的头像 FPGA技术驿站 发表于 10-10 10:28 •3713次阅读
      组合逻辑生成的时钟有哪些危害

      采用RTL代码描述位宽相同的两个数相加或相减

      采用RTL代码描述位宽相同的两个数相加或相减，无论是有符号数还是无符号数，Vivado综合后的结果是....
      的头像 FPGA技术驿站 发表于 09-27 15:17 •2789次阅读
      采用RTL代码描述位宽相同的两个数相加或相减

      用HDL代码描述加法运算要用操作符“+” 看似很简单实则不然

      采用HDL代码描述加法运算只需要用操作符+即可，这看似很简单，这里我们以两个4-bit数相加为例，对....
      的头像 FPGA技术驿站 发表于 09-24 14:31 •2041次阅读
      用HDL代码描述加法运算要用操作符“+” 看似很简单实则不然

      写RTL代码时，尽可能地做到代码风格与硬件结构相匹配

      两个数相加，三个数相加有什么不同 接下来，我们考虑4个32-bit有符号数相加该如何实现，其中目标时....
      的头像 FPGA技术驿站 发表于 09-24 14:02 •2857次阅读
      写RTL代码时，尽可能地做到代码风格与硬件结构相匹配

      同相不同频的跨时钟域路径介绍

      同步时钟是指发送时钟和接收时钟是由同一个MMCM或PLL生成，两者之间有明确的相位关系。
      的头像 FPGA技术驿站 发表于 09-23 11:25 •3955次阅读
      同相不同频的跨时钟域路径介绍

      AXI接口协议的类型和特征

      AXI全称Advanced eXtensibleInterface，是Xilinx从6系列的FPGA....
      的头像 FPGA技术驿站 发表于 09-23 11:22 •4235次阅读
      AXI接口协议的类型和特征

      AXI4接口协议的基础知识

      AXI-4 Memory Mapped也被称之为AXI-4 Full，它是AXI4接口协议的基础，其....
      的头像 FPGA技术驿站 发表于 09-23 11:20 •5549次阅读
      AXI4接口协议的基础知识

      AXI-4 Lite接口协议仿真波形解析

      AXI-4 Lite可以看作是AXI-4 Memory Mapped的子集，从下面的示例图中就可见一....
      的头像 FPGA技术驿站 发表于 09-23 11:18 •3189次阅读
      AXI-4 Lite接口协议仿真波形解析

      如果期望$$a发生二次置换该如何操作呢？

      方法1：采用[set var]的方式，如下图所示。代码第6行中括号中的set命令只跟随一个参数$va....
      的头像 FPGA技术驿站 发表于 09-08 16:22 •1176次阅读
      如果期望$$a发生二次置换该如何操作呢？

      set_max_delay被覆盖的解决办法

      XDC描述的时序约束是有优先级的，尤其是涉及到时序例外的约束，如set_clock_groups、s....
      的头像 FPGA技术驿站 发表于 09-07 10:53 •9084次阅读
      set_max_delay被覆盖的解决办法

      一文知道时序路径的构成

      更为具体的时序报告信息如何从中获取，或者如何根据时序报告发现导致时序违例的潜在原因呢？
      的头像 FPGA技术驿站 发表于 09-04 10:24 •1635次阅读

      如何阅读时序报告并从中发现问题

      生成时序报告后，如何阅读时序报告并从时序报告中发现导致时序违例的潜在问题是关键。 首先要看Desi....
      的头像 FPGA技术驿站 发表于 08-31 13:52 •3160次阅读
      如何阅读时序报告并从中发现问题

      如何阅读时序报告？

      生成时序报告后，如何阅读时序报告并从时序报告中发现导致时序违例的潜在问题是关键。 首先要看Desi....
      的头像 FPGA技术驿站 发表于 08-31 13:49 •5460次阅读
      如何阅读时序报告？

      关于Vivado 2019.1的Dashboard功能详解

      关于Vivado Dashboard的功能可阅读这篇文章（Vivado 2018.3这个Gadget....
      的头像 FPGA技术驿站 发表于 06-12 14:49 •7767次阅读
      关于Vivado 2019.1的Dashboard功能详解

      想要对RAM初始化该怎么操作

      RAM的初始化并没有那么神秘，如果是采用Xilinx的IP Core，只需提供一个.coe文件，其内....
      的头像 FPGA技术驿站 发表于 06-06 14:36 •8068次阅读
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