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      FPGA技术驿站

      文章：121 被阅读：50.8w 粉丝数：32 关注数：0 点赞数：3

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      如何给每个RM添加约束？对RM添加约束的步骤有哪些呢？

      在常规非DFX（Dynamic Function eXchange）的Vivado设计中，我们可能会....
      的头像 FPGA技术驿站 发表于 08-17 09:22 •1461次阅读
      如何给每个RM添加约束？对RM添加约束的步骤有哪些呢？

      如何对传统的非DFX设计进行调试呢？

      对传统的非DFX设计进行调试时，一个重要环节是插入ILA（Integrated Logic Anal....
      的头像 FPGA技术驿站 发表于 08-10 09:07 •1563次阅读
      如何对传统的非DFX设计进行调试呢？

      时钟偏移对时序收敛有什么影响呢？

      FPGA设计中的绝大部分电路为同步时序电路，其基本模型为“寄存器+组合逻辑+寄存器”。同步意味着时序....
      的头像 FPGA技术驿站 发表于 08-03 09:27 •2143次阅读
      时钟偏移对时序收敛有什么影响呢？

      基于HLS之任务级并行编程

        HLS任务级编程第一篇文章可看这里： HLS之任务级并行编程 HLS的任务级并行性（Task-l....
      的头像 FPGA技术驿站 发表于 07-27 09:22 •1905次阅读
      基于HLS之任务级并行编程

      浅析HLS的任务级并行性

      HLS的任务级并行性（Task-level Parallelism）分为两种：一种是控制驱动型；一种....
      的头像 FPGA技术驿站 发表于 07-27 09:21 •1554次阅读
      浅析HLS的任务级并行性

      异步复位同步释放有多个时钟域时如何处理 异步复位同步释放的策略

      对于从FPGA外部进来的信号，我们通常采用“异步复位同步释放的策略”，具体电路如下图所示。
      的头像 FPGA技术驿站 发表于 07-20 09:04 •2721次阅读
      异步复位同步释放有多个时钟域时如何处理 异步复位同步释放的策略

      如何让同一层次的模块在布局时更紧凑一些

      在时序分析时，我们常会碰到的一类现象是：关键路径上的逻辑单元过于分散，导致布线延迟过大，从而造成时序....
      的头像 FPGA技术驿站 发表于 06-15 09:26 •868次阅读
      如何让同一层次的模块在布局时更紧凑一些

      让同一层次的模块在布局时更紧凑一些的方法

      在时序分析时，我们常会碰到的一类现象是：关键路径上的逻辑单元过于分散，导致布线延迟过大，从而造成时序....
      的头像 FPGA技术驿站 发表于 06-15 09:23 •2582次阅读
      让同一层次的模块在布局时更紧凑一些的方法

      时钟抖动的几种类型

      先来聊一聊什么是时钟抖动。时钟抖动实际上是相比于理想时钟的时钟边沿位置，实际时钟的时钟边沿的偏差，偏....
      的头像 FPGA技术驿站 发表于 06-09 09:40 •3035次阅读
      时钟抖动的几种类型

      时钟抖动会影响建立时间和保持时间违例吗？

      首先，我们需要理解什么是时钟抖动。简而言之，时钟抖动（Jitter）反映的是时钟源在时钟边沿的不确定....
      的头像 FPGA技术驿站 发表于 06-02 09:09 •3193次阅读
      时钟抖动会影响建立时间和保持时间违例吗？

      跨时钟域电路设计总结

      跨时钟域操作包括同步跨时钟域操作和异步跨时钟域操作。
      的头像 FPGA技术驿站 发表于 05-18 09:18 •1283次阅读
      跨时钟域电路设计总结

      跨时钟域电路设计：多位宽数据通过FIFO跨时钟域

      FIFO是实现多位宽数据的异步跨时钟域操作的常用方法，相比于握手方式，FIFO一方面允许发送端在每个....
      的头像 FPGA技术驿站 发表于 05-11 14:01 •4753次阅读
      跨时钟域电路设计：多位宽数据通过FIFO跨时钟域

      多位宽数据通过握手方式跨时钟域

      对于多位宽数据，我们可以采用握手方式实现跨时钟域操作。该方式可直接使用xpm_cdc_handsha....
      的头像 FPGA技术驿站 发表于 05-06 09:22 •2059次阅读
      多位宽数据通过握手方式跨时钟域

      跨时钟域电路设计：单周期脉冲信号如何跨时钟域

      参数REG_OUTPUT用于确定是否对最终输出信号寄存；参数RST_USED用于确定是否使用复位信号....
      的头像 FPGA技术驿站 发表于 04-20 09:38 •2277次阅读

      单位宽信号如何跨时钟域

      单位宽（Single bit）信号即该信号的位宽为1，通常控制信号居多。对于此类信号，如需跨时钟域可....
      的头像 FPGA技术驿站 发表于 04-13 09:11 •2001次阅读

      FPGA设计中的反馈路径可以怎么优化呢？

      在FPGA设计中，我们可能会碰到这样的路径，如下图所示。图中两个输入数据为64位，寄存一拍后给到二选....
      的头像 FPGA技术驿站 发表于 03-24 15:56 •2115次阅读

      基于20nm工艺制程的FPGA—UltraScale介绍

      UltraScale是基于20nm工艺制程的FPGA，而UltraScale+则是基于16nm工艺制....
      的头像 FPGA技术驿站 发表于 03-09 14:12 •8555次阅读

      基于28nm工艺制程的7系列FPGA

      7系列FPGA是基于28nm工艺制程。在7系列FPGA中，每个输入/输出区域（I/O Bank）包含....
      的头像 FPGA技术驿站 发表于 03-03 09:46 •3110次阅读

      缩短Vivado编译时间之审视时序约束描述

      在描述时序约束时，一个重要的原则是确保约束简洁高效。简洁高效意味着约束只针对指定的对象，即约束对应的....
      的头像 FPGA技术驿站 发表于 02-23 09:03 •2417次阅读

      三个对分析编译时间非常有效的Tcl脚本

      同时最好将该脚本与待分析的dcp放置在同一目录下，这样在读取dcp时就只用提供当前工作目录即可。
      的头像 FPGA技术驿站 发表于 02-10 15:00 •2487次阅读
      三个对分析编译时间非常有效的Tcl脚本

      Vivado里如何手动调整编译顺序

      通常情况下，一旦创建好Vivado工程，添加了相应的RTL文件，Vivado会自动找到设计的顶层文件....
      的头像 FPGA技术驿站 发表于 01-06 09:27 •6112次阅读

      关于Vivado Non-project，我们应知道的一些问题

      Vivado支持Project模式也支持Non-Project模式。两者既可以支持图形界面也支持Tc....
      的头像 FPGA技术驿站 发表于 12-15 13:51 •2912次阅读

      如何管理约束文件？

      约束文件是FPGA设计中不可或缺的源文件。那么如何管理好约束文件呢? 到底设置几个约束文件? 通常情....
      的头像 FPGA技术驿站 发表于 12-08 13:48 •2115次阅读

      理解Vitis HLS默认行为

      相比于VivadoHLS，Vitis HLS更加智能化，这体现在Vitis HLS可以自动探测C/C....
      的头像 FPGA技术驿站 发表于 11-24 11:42 •2340次阅读

      Vivado里如何使用模糊性的位置约束？

      提到位置约束，我们会想到手工布局的方式，即画Pblock，将指定模块放入相应Pblock内，这既是面....
      的头像 FPGA技术驿站 发表于 11-17 11:47 •3505次阅读

      如何理解HLS Block-level输入输出信号之间的时序关系

      默认情况下，VitisHLS会对待综合的C函数使用ap_ctrl_hs接口，这其实是一种握手方式。在....
      的头像 FPGA技术驿站 发表于 11-11 11:54 •1339次阅读

      用HLS实现PID控制器

      PID控制器（比例-积分-微分控制器），由比例单元（Proportional）、积分单元（Integ....
      的头像 FPGA技术驿站 发表于 11-03 11:43 •1835次阅读

      Xilinx推出了新一代功耗评估工具：PDM

      PDM支持两种使用流程：手工流程和导入流程。手工流程要求工程师手动输入各种参数，如时钟频率、翻转率、....
      的头像 FPGA技术驿站 发表于 10-27 13:34 •5119次阅读

      AIE支持哪两种类型的RTP

      AIE Kernel有时需要由外部提供参数更新kernel行为，此时就要用到RTP（Run-Time....
      的头像 FPGA技术驿站 发表于 07-21 14:29 •1740次阅读

      Vivado Synthesis模块化的设计方法

      全局综合（Global Synthesis）全局综合意味着整个设计在一个Synthesis Desi....
      的头像 FPGA技术驿站 发表于 07-15 11:39 •3096次阅读
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