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TeacherGaoFPGAHub

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AIE支持哪两种类型的RTP

AIE Kernel有时需要由外部提供参数更新kernel行为,此时就要用到RTP(Run-Time....
的头像 TeacherGaoFPGAHub 发表于 07-21 14:29 156次 阅读

Vivado Synthesis模块化的设计方法

全局综合(Global Synthesis)全局综合意味着整个设计在一个Synthesis Desi....
的头像 TeacherGaoFPGAHub 发表于 07-15 11:39 235次 阅读

Vivado Synthesis的各种流程

Vivado IPI (IP Integrator)提供了直观的模块化的设计方法。用户可以将Viva....
的头像 TeacherGaoFPGAHub 发表于 07-15 11:39 235次 阅读

Vivado 2022.1的新特性

Vivado 2022.1已正式发布,今天我们就来看看其中的一个新特性。
的头像 TeacherGaoFPGAHub 发表于 07-03 17:00 285次 阅读

关于datasheet的含义

设计分析时,我们除了查看资源利用率、时序指标、功耗等基本信息之外,有时也需要查看跟输入/输出管脚相关....
的头像 TeacherGaoFPGAHub 发表于 07-03 16:27 414次 阅读

如何通过get_parts获取芯片型号

在芯片选型时,我们常常需要查看芯片的资源情况,此时,就要用到选型手册。
的头像 TeacherGaoFPGAHub 发表于 07-01 17:15 424次 阅读

Routing Complexity是什么含义呢?

那么Routing Complexity是什么含义呢?Routing Complexity实际反映的....
的头像 TeacherGaoFPGAHub 发表于 06-02 15:00 243次 阅读

UltraScale/UltraScale+的时钟资源

UltraScale和UltraScale+进一步增强了Clock root的概念,从芯片架构和Vi....
的头像 TeacherGaoFPGAHub 发表于 05-12 15:34 349次 阅读

Pblock的一个属性CONTAIN_ROUTING

使用CONTAIN_ROUTING之后,布线时在Pblock的拐角处会遇到较大困难,可能出现布线拥塞....
的头像 TeacherGaoFPGAHub 发表于 05-06 16:35 540次 阅读

如何使用API定义一个向量呢

数据类型是我们使用C++编程时必须明确的一项内容。针对AI Engine,这一点尤为重要。因为不同的....
的头像 TeacherGaoFPGAHub 发表于 03-30 14:12 453次 阅读

如何评估graph的性能

评估graph的性能对于kernel接口设计有着非常重要的意义。我们仍以前一篇文章中提到的工程为例。....
的头像 TeacherGaoFPGAHub 发表于 03-15 17:20 974次 阅读

使用Trace View对对Kernel进行性能仿真分析

对Kernel进行性能分析需要对其进行仿真,同时还要用到Vitis Analyzer。为便于说明,我....
的头像 TeacherGaoFPGAHub 发表于 03-15 15:30 495次 阅读

AI Engine架构的构成及应用优势

至此,我们可以看到AI Engine有三种数据源:存储单元、AXI4-Stream和级联接口。因此,....
的头像 TeacherGaoFPGAHub 发表于 03-09 15:47 947次 阅读

在Vivado中怎么定制Strategy

Vivado提供了多种Synthesis策略和Implementation策略,用户可以直接使用这些....
的头像 TeacherGaoFPGAHub 发表于 12-07 16:17 1025次 阅读

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的头像 TeacherGaoFPGAHub 发表于 11-18 16:17 1501次 阅读

Vivado BDC (Block Design Container)怎么用

谈到BDC(Block DesignContainer)就不得不提IPI(IP Integrator....
的头像 TeacherGaoFPGAHub 发表于 11-09 09:43 1340次 阅读

如何利用SystemVerilog仿真生成随机数

采用SystemVerilog进行仿真则更容易生成随机数,而且对随机数具有更强的可控性。对于随机变量....
的头像 TeacherGaoFPGAHub 发表于 10-30 10:33 3853次 阅读
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使用Vivado License Manager时Vivado的错误信息

Vivado License Manager在使用Vivado License Manager时,如....
的头像 TeacherGaoFPGAHub 发表于 09-12 15:15 2615次 阅读

使用带HBM芯片有哪些要注意的地方

Virtex UltraScale+部分芯片中集成了HBM(High Bandwidth Memor....
的头像 TeacherGaoFPGAHub 发表于 09-02 15:09 1417次 阅读

基于Vivado下怎么找到关键路径?

什么是关键路径? 关键路径分为两类:一类是时序违例的路径,主要是建立时间违例; 另一类是时序没有违例....
的头像 TeacherGaoFPGAHub 发表于 07-06 17:22 2665次 阅读

看看Python中元素索引有哪些特征和规律

一旦创建矩阵,如果需要获取矩阵中的某个或某些元素,就需要用到索引。这里我们先以一个一维矩阵(也就是向....
的头像 TeacherGaoFPGAHub 发表于 06-23 15:06 1251次 阅读
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如何在Vivado下设置BITSTREAM配置信息

首先我们看一下如何在Vivado下设置BITSTREAM配置信息。这可以在综合之后进行。借助如下操作....
的头像 TeacherGaoFPGAHub 发表于 06-15 14:26 2838次 阅读
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怎样利用Python去快速创建矩阵?

Python提供了很多函数可以快速创建矩阵。
的头像 TeacherGaoFPGAHub 发表于 06-11 17:37 6697次 阅读
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UltraScale和Versal之间有哪些不同?

作为Xilinx 7nm芯片,Versal在架构上与前一代芯片UltraScale相比有诸多不同,这....
的头像 TeacherGaoFPGAHub 发表于 05-14 09:17 1368次 阅读

为什么有时候FIF不能正常工作?

同步控制信号 对于读/写时钟相互独立的FIFO(读/写时钟独立意味着这两个时钟是异步的,例如来自于不....
的头像 TeacherGaoFPGAHub 发表于 04-26 11:13 1361次 阅读
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关于同步复位与异步复位的仿真详解

在FPGA设计中,我们遵循的原则之一是同步电路,即所有电路是在同一时钟下同步地处理数据。这个概念可进....
的头像 TeacherGaoFPGAHub 发表于 04-09 11:29 1619次 阅读
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教你们怎么去设定寄存器的初始值

对于寄存器,如果没有明确指定其初始值,Vivado会根据其类型(FDCE/FDRE/FDPE/FDR....
的头像 TeacherGaoFPGAHub 发表于 04-01 10:27 3522次 阅读
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物理可级联的LUT的优势在哪?

在Versal ACAP中,同一个CLB内同一列的LUT是可以级联的,这是与前一代FPGA Ultr....
的头像 TeacherGaoFPGAHub 发表于 03-27 09:52 1401次 阅读
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如果是多通道输入数据,是否依然存在矩阵乘法呢?

进一步扩展,如果每个通道有多个与之对应的Kernel,会是什么情形呢?如下图所示。图中,每个通道有4....
的头像 TeacherGaoFPGAHub 发表于 03-12 14:58 1144次 阅读

卷积神经网络中的矩阵乘法

先看一个二维滤波器,如下图所示。滤波器是一个3x3的矩阵,输入数据是一个5x5的矩阵。输入矩阵中的红....
的头像 TeacherGaoFPGAHub 发表于 03-03 14:49 3090次 阅读