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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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基于verilog的FPGA编程经验总结

用了半个多月的ISE，几乎全是自学起来的，碰到了很多很多让人DT好久的小问题，百度也百不到，后来还是都解决了，为了尽量方便以后的刚学ISE的童鞋不再因为...

2017-02-11 标签：FPGA verilog 1.7k 0

如何设计一个16比特的减法器呢？

减法电路是基本集成运放电路的一种，算术运算电路主要包括数字**加法器电路、数字减法器电路、数字乘法器电路和数字除法器电路。

2024-02-19 标签：Verilog 加法器减法电路 1.7k 0

深入分析verilog阻塞和非阻塞赋值

学verilog 一个月了，在开发板上面写了很多代码，但是始终对一些问题理解的不够透彻，这里我们来写几个例子仿真出阻塞和非阻塞的区别

2017-02-11 标签：verilog 阻塞非阻塞 1.7k 0

如何使用参数化编写可重用的verilog代码

我们将介绍如何使用verilog参数和generate语句来编写可重用的verilog 代码。与大多数编程语言一样，我们应该尝试使尽可能多的代码...

2023-05-11 标签：Verilog 编程语言代码 1.7k 0

IC设计工程师需要具备的知识架构

作为一个真正合格的数字IC设计工程师，你永远都需要去不断学习更加先进的知识和技术。因此，这里列出来的技能永远都不会是完整的。我尽量每年都对这个列表进行一...

2023-01-21 标签：IC设计 Verilog vhdl 1.7k 0

什么是ASIC设计？使用HDL和SystemC代码生成进行ASIC设计

ASIC 设计是开发复杂电子系统的过程。该系统可制造成特殊用途的半导体设备，通常用于大批量应用或具有严格的功耗、性能和尺寸限制的应用。ASIC 系统设计...

2023-07-20 标签：fpga asic 仿真 1.7k 0

使用枚举类型表示状态机进入死循环

在定义状态机中的状态时,除了可以使用宏(define)或者参数(parameter)声明定义外,还可以使用枚举类型

2023-11-07 标签：仿真器 Verilog C语言 1.7k 0

FPGA学习经验总结

从大学时代第一次接触FPGA至今已有10多年的时间，至今记得当初第一次在EDA实验平台上完成数字秒表、抢答器、密码锁等实验时那个兴奋劲。当时由于没有接触...

2023-04-23 标签：fpga Verilog eda 1.7k 0

关于有符号数据类型的示例

我们学习一下Systemverilog中的有符号数据类型的赋值。

2022-10-17 标签：Verilog System 数据类型 1.7k 0

SystemVerilog中的类范围解析运算符(::)和“extern”

假设有一个类“packet”，它含有一个static属性(或方法)“my_packet”，然后就可以从类外部访问使用类范围解析运算符(::)访问。

2022-11-29 标签：Verilog System 运算符 1.7k 0

用户自定义类型

SystemVerilog还为工程师定义新的数据类型提供了一种机制。用户定义的数据类型允许从现有数据类型创建新的类型定义。

2023-02-09 标签：Verilog System 数据类型 1.7k 0

如何用Python写Verilog？

事情是这样的，SoC工程师的一项典型工作就是集成。俗称连连看。

2022-10-26 标签：Verilog python 脚本 1.7k 0

FPGA有哪些优质的带源码的IP开源网站?

FPGA 项目使用一种称为 Verilog 的语言，您需要学习它才能理解项目。但是通过此处显示的示例以及其他可用的在线资源，这并不太难。

2023-04-06 标签：fpga IP Verilog 1.7k 0

Verilog HDL的基础知识

本文继续介绍Verilog HDL基础知识，重点介绍赋值语句、阻塞与非阻塞、循环语句、同步与异步、函数与任务语法知识。

2024-10-24 标签：仿真 Verilog HDL 1.6k 0

Verilog数值转换知识总结

本节主要对有符号数的十进制与二进制表示以及一些数值变换进行简单的总结。

2023-06-01 标签：二进制 Verilog 1.6k 0

基于FPGA的DVP接口实现

DVP接口（Digital Video Port）是一种用于数字视频传输的并行接口，常见于嵌入式系统和图像传感器中。DVP直接传输数字视频信号，减少模数...

2025-06-04 标签：FPGA 接口图像传感器 1.6k 0

一些有趣的数组相关的SystemVerilog约束

我们在工作中常常会针对数组施加各式的约束，下面列举一下有趣的Systemverilog数组约束示例。

2023-03-08 标签：Verilog System 代码 1.6k 0

ASIC数字设计：前端设计、验证、后端实现

数字系统设计中有三个重要的设计级别概念：行为级（Behavior Level）、寄存器传输级（Register Transfer Level）和门级（G...

2023-07-02 标签：asic Verilog HDL 1.6k 0

verilog无法直接调用vhdl的ngc文件咋办？

在vivado中的Settimg中，Target language可以选择verilog，也可以选择vhdl

2023-03-30 标签：Verilog Vivado 1.6k 0

Verilog 电路仿真常见问题 Verilog 在芯片设计中的应用

在现代电子设计自动化（EDA）领域，Verilog作为一种硬件描述语言，已经成为数字电路设计和验证的标准工具。它允许设计师以高级抽象的方式定义电路的行为...

2024-12-17 标签：芯片硬件 Verilog 1.6k 0

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为防止静电积累所引起的人身电击、火灾和爆炸、电子器件失效和损坏，以及对生产的不良影响而采取的防范措施。其防范原则主要是抑制静电的产生，加速静电泄漏，进行静电中和等。
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