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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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verilog技术

initial begin-end真的是仿真最早执行的吗？

SystemVerilog中，initial begin-end是仿真开始就会执行的代码块。比如UVM的test入口函数run_test，一般就是在in...

2023-05-22 标签：Verilog UVM 1.6k 0

EDA数字仿真器：SystemVerilog全面覆盖编程案例

数字芯片的验证技术是随着Verilog语法的演变而演变的。最早，Verilog是完全用来描述（Model）硬件的，因此又叫HDL（Hardware De...

2023-04-07 标签：仿真器 Verilog System 1.6k 0

数字芯片中的verilog代码描述

硬件描述语言的一个突出优点就是指令执行的并行性。多条语句能够在相同时钟周期内并行处理多个信号数据。但是当数据串行输入时，指令执行的并行性并不能体现出其优势。

2022-09-14 标签：Verilog 数字芯片 1.6k 0

混合编程中的模块命名与管理

最近在项目中以SpinalHDL为主体做系统集成，其中遇到了不少模块命名与管理的坑，借此机会，再来聊一聊混合编程中的模块件命名与管理的事情。

2022-12-13 标签：模块 Verilog 混合编程 1.6k 0

介绍Verilog的2大类时序控制方法

Verilog 提供了 2 大类时序控制方法：时延控制和事件控制。事件控制主要分为边沿触发事件控制与电平敏感事件控制。

2023-06-02 标签：Verilog 触发器时序控制器 1.6k 0

IC设计知识点：verilog定位手段之关键信号统计

在IC设计中，进行需要对关键信号的特定状态进行计数，方便debug时进行状态判断。如对流控、反压等信号进行计数。有时候需要进行判断，是高电平计数还是低电平计数。

2022-10-31 标签：IC设计 Verilog 1.6k 0

verilog的数据类型

1、常量整数：整数可以用二进制数b或B，八进制o或O，十进制d或D，十六进制h或H表示，例如：8‘b10101010表示8位位宽的二进制数； x和z...

2023-09-11 标签：fpga 寄存器 Verilog 1.6k 0

利用同步fifo实现对输入序列的检测

今天继续为大家解析联发科技数字IC设计岗的笔试题。

2022-09-14 标签：fifo Verilog HDL 1.6k 0

Verilog 测试平台设计方法 Verilog FPGA开发指南

Verilog测试平台设计方法是Verilog FPGA开发中的重要环节，它用于验证Verilog设计的正确性和性能。以下是一个详细的Verilog测试...

2024-12-17 标签：FPGA Verilog 参数 1.6k 0

Verilog HDL指定用户定义原语UDP的能力

在前一章中，我们介绍了Verilog HDL提供的内置基本门。本章讲述Verilog HDL指定用户定义原语U D P的能力。

2022-08-08 标签：Verilog HDL UDP 1.6k 0

SystemVerilog中的Packed Union

packed union相比unpacked union最大的一个区别就是，在packed union中，所有成员的大小必须相同，这就保证了不管unio...

2022-11-12 标签：Verilog System union 1.6k 0

从Verilog PLI到SystemVerilog DPI的演变过程

写过Verilog和systemverilog的人肯定都用过系统自定义的函数$display，这是预定好的，可以直接调用的功能。

2023-05-16 标签：Verilog C语言 RTL 1.5k 0

如何自动生成verilog代码

介绍几种自动生成verilog代码的方法。

2024-11-05 标签：Verilog 字符串代码 1.5k 0

软件与Verilog基本格式规范说明

　　以前总是没有记录的习惯，导致遇到问题时总得重新回忆与摸索，大大降低了学习效率，从今天开始决定改掉这个坏毛病，认真记录自己的Verilog学习之路，希...

2023-05-14 标签：Xilinx 软件 Verilog 1.5k 0

Verilog并行FIR滤波器设计

FIR（Finite Impulse Response）滤波器是一种有限长单位冲激响应滤波器，又称为非递归型滤波器。FIR 滤波器具有严格的线性相频特性...

2023-03-27 标签：滤波器寄存器 FIR 1.5k 0

FPGA的数字信号处理：重写FIR逻辑以满足时序要求

在上一篇文章中（FPGA 的数字信号处理：Verilog 实现简单的 FIR 滤波器）演示了在 Verilog 中编写自定义 FIR 模块的初始demo...

2023-06-09 标签：fpga 存储器数字信号处理 1.5k 0

Perl脚本原理和使用方法

Verilog编码过程中会存在有规律的代码，其中不少代码不适合用for循环实现。如MAC、PCS模块里就有很多重复有规律的模块例化，此时使用Perl循环...

2023-09-25 标签：Linux Verilog 代码 1.5k 0

Verilog串行FIR滤波器设计

设计参数不变，与并行 FIR 滤波器参数一致。即，输入频率为 7.5 MHz 和 250 KHz 的正弦波混合信号，经过 FIR 滤波器后，高频信号 7...

2023-03-27 标签：滤波器 FIR 信号 1.5k 0

Xilinx FPGA学习笔记

方法1.通过状态机来实现，通过verilog控制FPGA，让它该快的时候快，该慢的时候慢。

2023-11-02 标签：fpga Xilinx 内存 1.5k 0

MIPI声线测试套件

通常，验证IP和设计集成需要深入了解协议和方法。这需要投入大量时间来建立内部专业知识。为了加快这一过程，Synopsys 的 Soundwire VIP...

2023-05-26 标签：Verilog RTL 源代码 1.5k 0

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