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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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开源的Bluespec SystemVerilog (BSV)语言表现如何？

Bluespec SystemVerilog (BSV) 是由Arvind 开发的 Bluespec 语言，这是一种高级功能硬件描述编程语言，本质上...

2023-06-27 标签：Verilog 编程语言数字电路 1.5k 0

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2023-03-06 标签：fpga Verilog HDL 1.5k 0

FPGA编程语言之verilog语法1

Verilog HDL是一种用于数字系统设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型也称为模块。Verilo...

2023-05-22 标签：元器件 Verilog HDL 1.5k 0

FPGA编程三大范例

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verilog基础知识介绍

组合逻辑：任何时刻电路的稳定输出，仅仅取决于该时刻各个输入变量的取值。

2023-05-29 标签：寄存器 Verilog 触发器 1.5k 0

基于Verilog的同步FIFO的设计方法

同步FIFO的设计主要包括读写地址的产生、数据的读写、以及状态的控制。下面我们将分别介绍这三个方面的设计。

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Verilog代码封装后门访问

关于仿真里的后门访问，之前的文章《三分钟教会你SpinalHDL仿真中的后门读写》中有做过介绍，其针对的都是针对以SpinalHDL中的代码进行的后门访...

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Verilog HDL之步进电机驱动控制

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2023-03-17 标签：电动机步进电机 Verilog 1.4k 0

verilog中函数和任务对比

在verilog中，函数和任务均用来描述共同的代码段，并且在模式内任意位置被调用，提高代码效率，让代码更加的直观，提高代码可读性。但是在实际使用的过程中...

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Verilog 与 ASIC 设计的关系 Verilog 代码优化技巧

Verilog与ASIC设计的关系 Verilog作为一种硬件描述语言（HDL），在ASIC设计中扮演着至关重要的角色。ASIC（Application...

2024-12-17 标签：asic 硬件 Verilog 1.4k 0

SV线程的使用和控制

module (模块）作为SV从Verilog继承过来的概念，自然地保持了它的特点除了作为RTL模型的外壳包装和实现硬件行为，在更高层的集成层面，模块...

2023-10-21 标签：Verilog 时钟 RTL 1.4k 0

从仿真器的角度理解Verilog语言1

要想深入理解Verilog就必须正视Verilog语言同时具备硬件特性和软件特性。在当下的教学过程中，教师和教材都过于强调Verilog语言的硬件特性和...

2023-05-25 标签：仿真软件 Verilog 1.4k 0

赛灵思Verilog(FPGA/CPLD)设计技巧

以下是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查。

2017-02-11 标签：FPGA 赛灵思 Verilog 1.4k 0

SystemVerilog中的类的继承

继承是基于类的面向对象编程(object-oriented pro - gramming)的最重要特性之一。

2022-11-15 标签：Verilog System 1.4k 0

Verilog HDL简明教程(2)

模块是Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。

2017-02-11 标签：Verilog HDL 1.4k 0

FPGA中何时用组合逻辑或时序逻辑

数字逻辑电路分为组合逻辑电路和时序逻辑电路。时序逻辑电路是由组合逻辑电路和时序逻辑器件构成（触发器），即数字逻辑电路是由组合逻辑和时序逻辑器件构成。

2023-03-21 标签：fpga Verilog 组合逻辑 1.4k 0

FPGA编程语言之verilog语法2

Verilog HDL是一种用于数字系统设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型也称为模块。Verilo...

2023-05-22 标签：电路设计 Verilog HDL 1.4k 0

SystemVerilog中的类的赋值

当我们声明一个类时还没有分配内存，只有在实例化(new())时才会分配内存。这个时候对象句柄指向被分配的内存，下面是对象句柄赋值的示例。

2022-11-21 标签：内存 Verilog System 1.4k 0

如何构建一款先进的数字仿真器？

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