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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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一些有趣的数组相关的SystemVerilog约束

我们在工作中常常会针对数组施加各式的约束，下面列举一下有趣的**Systemverilog数组约束**示例

2023-05-30 标签：Verilog 1.4k 0

RAM初始化的下板验证

本实验基于xilinx ARTIX-7芯片验证实现，有时间有兴趣的朋友可在其他FPGA芯片上实现验证。

2023-04-11 标签：RAM Xilinx Verilog 1.4k 0

verilog与其他编程语言的接口机制

Verilog是一种硬件描述语言，用于描述数字电路的行为和结构。与其他编程语言相比，Verilog具有与硬件紧密结合的特点，因此其接口机制也有一些与众不...

2024-02-23 标签：接口 Verilog 编程语言 1.4k 0

什么是良好的Verilog代码风格？

1. 前言之前在公司负责制定代码规范，费了九牛二虎之力，终于整理出来一份文档。由于保密规定的缘故，无法与大家直接分享这份文档，但是文档中的大部分规范都...

2022-12-22 标签：Verilog 代码 1.4k 0

IC验证中的打包思想简析

System Verilog（SV）语言的Class本身就带有“打包”的基因。众所周知，SV语言的很多特性是派生自C++语言的。

2023-03-15 标签：IC设计 Verilog C++语言 1.4k 0

在FPGA运行3D游戏的效率比在x86硬件高50倍

《Spheres Vs Shapes》是一款开源的 3D 光线追踪游戏，用 C 语言编写后又被转换为了 FPGA 比特流

2023-07-12 标签：fpga 转换器 Verilog 1.4k 0

浅谈Verilog HDL代码编写风格

消失了好久，没有写文章，也没有做笔记，因为最近再赶一个比赛，时间很紧，昨天周六终于结束了，所以趁着周末这会儿有时间，写点东西，记录下来。首先我学习FPG...

2023-11-20 标签：fpga Verilog HDL 1.4k 0

基于循环队列的FIFO缓存实现

FIFO缓存是介于两个子系统之间的弹性存储器，其概念图如图1所示。它有两个控制信号，wr和rd，用于读操作和写操作。当wr被插入时，输入的数据被写入缓存...

2023-09-11 标签：寄存器 fifo Verilog 1.4k 0

边沿检测电路设计

对于8位向量中的每个位，检测输入信号何时从一个时钟周期的0变为下一个时钟周期的1（类似于上升沿检测）。应在从0到1的跳变发生后的周期内设置输出位。

2023-06-05 标签：检测电路 Verilog 状态机 1.4k 0

Systemverilog里class类型的记录

class里面包含data和对data进行操作的subroutines(functions and tasks)。class的data称为class p...

2023-05-24 标签：Verilog 1.4k 0

Verilog除法器设计

取被除数的高几位数据，位宽和除数相同（实例中是 3bit 数据）。

2023-03-27 标签：数据流水线 Verilog 1.3k 0

SystemVerilog-网络

System Verilog提供两组通用的数据类型：网络和变量（nets 和 variables）。网络和变量同时具有类型和数据类型特性。类型表示信号为...

2023-02-09 标签：网络 Verilog System 1.3k 0

分享一些SystemVerilog的coding guideline

本文分享一些SystemVerilog的coding guideline。

2023-11-22 标签：二进制 Verilog 数字电路 1.3k 0

用ChatGPT设计了一颗芯片

现代硬件设计始于以自然语言提供的规范。然后，在综合电路元件之前，硬件工程师将其翻译成适当的硬件描述语言（HDL），例如Verilog。自动翻译可以减少工...

2023-06-19 标签：芯片集成电路 Verilog 1.3k 0

FPGA设计硬件语言Verilog中的参数化

FPGA 设计的硬件语言Verilog中的参数化有两种关键词：define 和 paramerter,参数化的主要目的是代码易维护、易移植和可读性好。

2022-12-26 标签：FPGA设计 Verilog C语言 1.3k 0

Systemverilog中的union

SystemVerilog union允许单个存储空间以不同的数据类型存在，所以union虽然看起来和struct一样包含了很多个成员，实际上物理上共享...

2022-11-09 标签：Verilog System 结构体 1.3k 0

Verilog边码边学Lesson：图像采集与显示设计之PLL配置与例化

PLL(Phase Locked Loop)：为锁相回路或锁相环，用来统一整合时脉讯号，使内存能正确的存取资料。PLL用于振荡器中的反馈技术。许多电子设...

2023-05-29 标签：传感器图像采集 pll 1.3k 0

从仿真器的角度理解Verilog语言2

要想深入理解Verilog就必须正视Verilog语言同时具备硬件特性和软件特性。在当下的教学过程中，教师和教材都过于强调Verilog语言的硬件特性和...

2023-05-25 标签：仿真器软件 Verilog 1.3k 0

SpinalHDL BlackBox时钟与复位

在SpinalHDL中使用之前已有的Verilog等代码的时候需要将这些代码包在一个BlackBox里面，但是如果这些代码里面有时钟和复位，我们需要怎么...

2023-05-04 标签：Verilog 时钟 HDL 1.3k 0

fpga串口通信的verilog驱动编程解析

串口的全程为串行接口，也称为串行通信接口，是采用串行通信方式的扩展接口。与串口对应的并行接口，例如高速AD和DA，

2023-04-21 标签：fpga 并行接口 Verilog 1.3k 0

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