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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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verilog技术

SystemVerilog中线程常用的精细化控制方法

在计算机中存在进程和线程的概念，其中进程是并发执行的程序在执行过程中分配和管理资源的基本单位，线程是进程的一个执行单元，是比进程还要小的独立运行的基本单...

2023-03-27 标签：计算机 Verilog UVM 2k 0

Verilog实现流水灯及与C语言的对比

　　由原理图可知仅当FPGA的对应管脚输入低电平时LED才会亮，流水灯的效果可以轮流让四个对应管脚输出低电平来产生。

2023-05-14 标签：fpga led Verilog 2k 0

FPGA之Verilog点灯小程序

首先个人用的是QuartusII11.0，开发板用的是CycloneIV的EP4CE6E22C8N芯片。

2023-12-25 标签：fpga led灯 Verilog 2k 0

FPGA流水灯的设计流程

完成项目需求分析、电路图分析以及方案设计后，接下来可以进行FPGA设计了。如果用户的计算机已安装云源软件GOWIN FPGA Designer，双击桌面...

2022-10-13 标签：fpga led Verilog 2k 0

systemverilog随机约束implication的概率分析

在此设计三种不同的随机先后顺序，分析x和y取值的其概率分布。

2023-05-04 标签：仿真器 Verilog 2k 0

SPI通信总线概述和Verilog实现

SPI = Serial Peripheral Interface，是串行外围设备接口，是一种高速，全双工，同步的通信总线。

2025-02-07 标签：Verilog SPI 通信总线 2k 0

verilog中的task用法

任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行，如果定义了任务，但是在整个过程中都没有调用它，...

2023-03-23 标签：Verilog 端口程序 2k 0

ASIC和FPGA区别及建模概念

SystemVerilog既是一种硬件设计语言，也是一种硬件验证语言。IEEE SystemVerilog官方标准没有区分这两个目标，也没有指定完整Sy...

2023-02-09 标签：Verilog System 验证语言 2k 0

FPGA设计的八个重要知识点

这里的面积指一个设计消耗FPGA/CPLD的逻辑资源的数量，对于FPGA可以用消耗的FF（触发器）和LUT（查找表）来衡量，更一般的衡量方式可以用设计所...

2019-11-02 标签：fpga verilog 时序电路 1.9k 0

什么是变量？

System Verilog提供两组通用的数据类型：网络和变量（nets 和 variables）。网络和变量同时具有类型和数据类型特性。类型表示信号为...

2023-02-09 标签：Verilog System 变量 1.9k 0

如何设计一个参数化的数据选择器

在FPGA设计中，大部分情况下我们都得使用到数据选择器。并且为了设计参数化，可调，通常情况下我们需要一个参数可调的数据选择器，比如M选1，M是可调的参数。

2023-11-20 标签：FPGA设计 Verilog 数据选择器 1.9k 0

什么是FPGA的综合和约束的关系？

系统Verilog RTL模型-这些模型由设计工程师编写，代表需要在ASIC或FPGA中实现的功能行为

2023-02-09 标签：fpga asic Verilog 1.9k 0

SpinalHDL中Bundle数据类型的转换

SpinalHDL中Bundle与SystemVerilog中的packed struct很像，在某些场景下，与普通数据类型之间的连接赋值可以通过asB...

2022-10-17 标签：Verilog bundled 数据类型 1.9k 0

使用SystemVerilog调试布局方法

System Verilog调试布局由三部分组成。左上角Design Browser，可以访问仿真对象，右上角为Source Browser，用来展示源...

2023-12-02 标签：Verilog Layout Xcelium 1.9k 0

基于FPGA的JPEG-LS图像压缩器介绍

现在来看一下GitHub上面一个开源的JPEG LS算法的Verilog实现

2024-10-15 标签：FPGA 算法 Verilog 1.9k 0

为什么在Verilog HDL设计中一定要用同步而不能用异步时序逻辑？

同步时序逻辑是指表示状态的寄存器组的值只可能在唯一确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳沿触发的状态机就是一例。always @(pose...

2023-03-29 标签：逻辑电路 Verilog HDL 1.9k 0

在Verilog中利用函数将重复性的行为级设计进行提取

在 Verilog 中，可以利用任务（关键字为 task）或函数（关键字为 function），将重复性的行为级设计进行提取，并在多个地方调用，来避免重...

2023-06-02 标签：寄存器 Verilog 数码管 1.9k 0

pyverilog脚本的使用

上节说到pyverilog有很多示例脚本，本节开始逐个分析。

2023-08-02 标签：Verilog 函数脚本 1.9k 0

三种常见平方根算法的电路设计及Verilog实现与仿真

一、平方根及三种常见平方根算法简介数学是物理的基础，是广大世界的基本组成部分，而数学运算是数学理论的核心部分，数学运算有加减乘除乘方等基本运算，拓展的...

2024-11-26 标签：算法仿真 Verilog 1.8k 0

SpinalHDL中不可不知的位拼接符

在之前写Verilog时，位拼接符是一个很常见的东西，今天来看下在SpinalHDL中常见的位拼接符的使用。

2022-11-12 标签：Verilog HDL 1.8k 0

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