FPGA/ASIC技术
电子发烧友本栏目为FPGA/ASIC技术专栏，内容有fpga培圳资料、FPGA开发板、FPGA CPLD知识以及FPGA/ASIC技术的其它应用等；是您学习FPGA/ASIC技术的好栏目。
FPGA/CPLD设计小技巧
这是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查 。...
2017-02-11 966
FPGA开发与学习连载4
Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。...
2017-02-11 697
《Reuse methodology manual》读书笔记：RTL编程指导
在《Reuse methodology manual》第五章，主要收集了一些HDL代码的规范和指导。遵照这些规范或者指导的目的是让你的代码更加的具有可读性、可修改性、可重用；这个应该是所有语言所追求的；而针...
2017-02-11 2025
大唐电信FPGA/CPLD数字电路设计经验分享（4）
当你需要将FPGA/CPLD内部的信号通过管脚输出给外部相关器件的时候，如果不影响功能最好是将这些信号通过用时钟锁存后输出。因为通常情况下一个板子是工作于一种或两种时钟模式下，与FP...
2017-02-11 2580
FPGA开发与学习连载：Verilog设计经验谈
Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在 always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。...
2017-02-11 1055
赛灵思 ISE所涉及的一些命令以及Command Line的使用
所有的Commandline都可以在ISE的help->User Manuals里查到，在User Manuals中...
2017-02-11 6882
大唐电信FPGA/CPLD数字电路设计经验分享（3）
注意：当使用多级非门的时候综合器往往会将其优化掉，因为综合器会认为一个信号非两次还是它自己。 需要说明的是在FPGA/CPLD内部结构是一种标准的宏单元，下图是Xilinx公司的Spartans II系列器...
2017-02-11 1486
大唐电信FPGA/CPLD数字电路设计经验分享（2）
异步设计不是总能满足(它们所馈送的触发器的)建立和保持时间的要求。因此，异步输入常常会把错误的数据锁存到触发器，或者使触发器进入亚稳定的状态,在该状态下，触发器的输出不能识别...
2017-02-11 1079
大唐电信FPGA/CPLD数字电路设计经验分享（1）
在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设...
2017-02-11 1724
如何成长为合格的FPGA开发者
论坛中很多朋友是刚刚进入EDA设计领域的，自从进入这个论坛以来，很多朋友谈了自己的期望和困惑，下面我仅仅谈一些我个人的想法，希望对您有一点帮助。也欢迎更多的朋友参与讨论，发表...
2017-02-11 713
一个牛人对FPGA的理解－－太可怕了！
FPGA多数情况下相比ASIC而言，芯片成本大概是100倍的关系，最大的浪费在LUT这里，做出一个LUT-4需要16位存储单元，再加一个4－16译码器，以及其它的连线资源，做成一个LUT－4，至少需要16×6＋...
2017-02-11 60900
利用Xilinx的XPS工具写的一个时钟程序
新建工程，添加duan ,wei ,Leds_8Bit三个GPio外设，并且将其与总线连接，设置地址和相应的长度。然后将添加的三个GPio端口在port下的GPio_d_out设置为make External,用来产生外部GPIO连接。...
2017-02-11 2618
赛灵思FPGA中LVDS差分高速传输的实现
低压差分传送技术是基于低压差分信号(Low Volt-agc Differential signaling)的传送技术，从一个电路板系统内的高速信号传送到不同电路系统之间的快速数据传送都可以应用低压差分传送技术来实现，...
2017-02-11 6998
在modelsim中指定赛灵思的仿真库方法
批命令 A、开始-运行：cmd 在DOS窗口输入：“ compxlib –s mti_se –f all –l all –o c:\Modeltech _6.5d\xilinx_libs –p c:\Modeltech _6.5d\win32 ” c:\Modeltech _6.5d是modelsim的安装目录。整个运行时间会很长。...
2017-02-11 2465
新手如何学习FPGA外围硬件电路设计
在论坛里有人发帖子，问关于FPGA的硬件电路问题，我想涉及到这个问题的基本都是硬件工程师或者在读学生，所以我介绍一下我是怎么学习FPGA的硬件电路设计的吧！...
2017-02-11 28980
FPGA开发要注意的十大要点
FPGA器件选型的7个原则：器件供货渠道和开发工具的支持、器件的硬件资源、器件的电气接口标准、器件的速度等级、器件的稳定等级、器件的封装和器件的价格。...
2017-02-11 1683
数字电路中的几个基本概念
建立时间（setuptime）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器......
2017-02-11 3050
6系列FPGA中使用块RAM的心得(4)
然后调用sinplify，对其进行综合，结果很不顺利。首先是synplify报不支持器件，才发现synplify 9.6.2是2008年的产品，比Spartan6器件还要老。更新到Synplify Pro D-2010.03之后，器件是支持了，但是一综合...
2017-02-11 2846
6系列FPGA中使用块RAM的心得(3)
接下来就是调用IPcore，来产生ROM的IP了。流程就不多讲了，不清楚的同学可以看书，也可以简单浏览一下。在建立IPcore的时候，选择为Block Memory Generator，就进入了块RAM的调用。...
2017-02-11 5501
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