FPGA/ASIC技术
电子发烧友本栏目为FPGA/ASIC技术专栏，内容有fpga培圳资料、FPGA开发板、FPGA CPLD知识以及FPGA/ASIC技术的其它应用等；是您学习FPGA/ASIC技术的好栏目。
FPGA基础知识问答500问连载 （四）
latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片...
2017-02-11 1762
FPGA基础知识问答500问连载 （三）
cmos的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD....
2017-02-11 1104
赛灵思.ARM的可编程平台对产业促进的意义在哪里？
多核处理器+FPGA的组合并不新奇。业界关注Elixent等公司的单核处理器+FPGA结构已近10年，Elixent由惠普实验室分出，随后被松下收购。还有些其它例子，Xilinx就一直在提供PowerPC加FPGA结构的集成电...
2017-02-11 569
FPGA基础知识问答500问连载 （二）
FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上...
2017-02-11 1684
用Verilog语言实现奇数倍分频电路3分频、5分频、7分频 9
分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以及相移。...
2017-02-11 12059
在ISE中直接调用chipscope进行在线逻辑分析（4）
然后可以打开下载电缆和开发板的电源了。接下来在ISE Project Navigator的工程文件夹视图中点击“Analyze Design Using ChipScope”，ISE即可自动完成翻译、映射、布局布线、生成可编程下载文件等操作，...
2017-02-11 1784
在ISE中直接调用chipscope进行在线逻辑分析（3）
点击Next之后，进入了捕获参数的设计界面，如图4所示。“捕获”的含义自然指的是要被捕捉、观测的数据了。这里的参数ISE一般情况下已经给智能设置好了，所以不需要更改。...
2017-02-11 2226
在ISE中直接调用chipscope进行在线逻辑分析（2）
关于chipscope中各模块的说明、调用等方法在以上的参考资料中都有详细说明，在这里就不详细叙述了。...
2017-02-11 5259
在ISE中直接调用chipscope进行在线逻辑分析（1）
前几天在一个设计中，因为想对实际的硬件实现中的一些变量进行观测，而使用传统逻辑分析仪存在价格过于昂贵、并且需要大量探头，一些内部变量还不容易观测到等缺陷，所以想到了使用...
2017-02-11 4189
FPGA学习的四大误区
FPGA为什么是可以编程的？恐怕很多菜鸟不知道，他们也不想知道。因为他们觉得这是无关紧要的。他们潜意识的认为可编程嘛，肯定就是像写软件一样啦。软件编程的思想根深蒂固，看到Veri...
2017-02-11 748
正在进行软件无线电FPGA重新设计
认知无线电(CR)是一种智能的无线电通信系统，它能够感知周围的电磁环境、无线信道特征以及用户需求，并通过推理和对以往经验的学习，自适应地调整其内部配置，优化其系统性能，以适应...
2017-02-11 940
Spartan6的时钟资源使用总结
使用XILINX公司的Spartan6芯片，也是最近半年的事情。该芯片由于上市时间不长，在使用该芯片的时候各位网友分享的心得也比较少；再加上第一次开发使用它，开发过程肯定会遇到很多很多棘手...
2017-02-11 7804
Spartan6开发中bufpll mapping error
《Spartan6开发中bufpll mapping error 》 最近在做Spartan6上的视频输出，输出的接口是HDMI接口，要求格式是720P。...
2017-02-11 2441
system generator入门笔记
System Generator是Xilinx公司进行数字信号处理开发的一种设计工具，它通过将Xilinx开发的一些模块嵌入到Simulink的库中，可以在Simulink中进行定点仿真，可是设置定点信号的类型，这样就可以比较定...
2017-02-11 4301
在FPGA开发中尽量避免全局复位的使用？（2）
在Xilinx 的FPGA器件中，全局的复位/置位信号（Global Set/Reset (GSR)）（可以通过全局复位管脚引入）是几乎绝对可靠的，因为它是芯片内部的信号。...
2017-02-11 1205
在FPGA开发中尽量避免全局复位的使用？（1）
最近几天读了Xilinx网站上一个很有意思的白皮书（white paper，wp272.pdf），名字叫《Get Smart About Reset:Think Local, Not Global》，在此分享一下心得，包括以前设计中很少注意到的一些细节。...
2017-02-11 1492
MicroBlaze:malloc 函数动态分配内存溢出
首先说明一点，MicroBlaze C函数库支持标准的内存管理函数，如malloc()，calloc(), free()，这些标准的C函数库定义在libc.a中。动态内存分配从内存的程序的堆(heap)中提供。...
2017-02-11 2331
如何使用脚本对Xilinx FPGA编程
最近在做一个GUI的项目，想试着用FPGA实现一个简单的GUI。硬件基本模块和整个硬件系统已经完成设计，但是软件程序上还处在调试阶段，由于程序比较大，FPGA内部的BRAM已经完全不够用了，只能...
2017-02-11 2213
把HDL模块用NGC格式加密并在其他项目中调用
前面创新网网友Ricky Su发了篇博文《 说说FPGA中的黑盒子（BlackBox）》，学习了感觉很好用，最近在网上又找到一篇讲该方面内容的文章，感觉写的很好转发来与大家共享，文章如下...
2017-02-11 1472
PLL和DLL：都是锁相环，区别在哪里？
一般在altera公司的产品上出现PLL的多，而xilinux公司的产品则更多的是DLL，开始本人也以为是两个公司的不同说法而已，后来在论坛上见到有人在问两者的不同，细看下，原来真是两个不一样的...
2017-02-11 13786
FPGA全局时钟和第二全局时钟资源的使用方法
目前,大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计,对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求,一般在FPGA设计中采用全局...
2017-02-11 5402
Verilog设计中的一些避免犯错的小技巧
这是一个在设计中常犯的错误列表，这些错误常使得你的设计不可靠或速度较慢，为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查。...
2017-02-11 801
赛灵思DCM概述和应用技巧
DCM:即 Digital Clock Manager 数字时钟管理，关于DCM的作用： 顾名思义DCM的作用就是管理，掌控时钟的专用模块。...
2017-02-11 1737
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