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FPGA设计论坛

文章:458 被阅读:136.2w 粉丝数:75 关注数:0 点赞数:25

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复位电路的核心功能和主要类型

复位电路(Reset Circuit) 是数字系统中的关键功能模块,用于确保设备在上电、电压波动或异....
的头像 FPGA设计论坛 发表于 06-30 14:24 139次阅读
复位电路的核心功能和主要类型

基于FPGA的AHT10温湿度传感器驱动设计

传感器输出经过标定的数字信号输出,通过标准的I2C接口传输数据。
的头像 FPGA设计论坛 发表于 06-27 10:12 571次阅读
基于FPGA的AHT10温湿度传感器驱动设计

FPGA调试方式之VIO/ILA的使用

在Vivado中,VIO(Virtual Input/Output)是一种用于调试和测试FPGA设计....
的头像 FPGA设计论坛 发表于 06-09 09:32 1196次阅读
FPGA调试方式之VIO/ILA的使用

基于MATLAB实现FM调制解调

首先FM调制时属于非线性调制中的一种,常见的非线性调制时FM(频率调制),PM(相位)调制。
的头像 FPGA设计论坛 发表于 06-06 11:02 661次阅读
基于MATLAB实现FM调制解调

详解ADC电路的静态仿真和动态仿真

ADC电路主要存在静态仿真和动态仿真两类仿真,针对两种不同的仿真,我们存在不同的输入信号和不同的数据....
的头像 FPGA设计论坛 发表于 06-05 10:19 738次阅读
详解ADC电路的静态仿真和动态仿真

基于FPGA的DVP接口实现

DVP接口(Digital Video Port)是一种用于数字视频传输的并行接口,常见于嵌入式系统....
的头像 FPGA设计论坛 发表于 06-04 09:18 709次阅读
基于FPGA的DVP接口实现

基于FPGA搭建神经网络的步骤解析

本文的目的是在一个神经网络已经通过python或者MATLAB训练好的神经网络模型,将训练好的模型的....
的头像 FPGA设计论坛 发表于 06-03 15:51 365次阅读
基于FPGA搭建神经网络的步骤解析

JESD204B IP核的配置与使用

物理层的位置,一种是物理层在JESD204 IP里;另外一种是物理层在JESD204 IP外部,需要....
的头像 FPGA设计论坛 发表于 05-24 15:05 600次阅读
JESD204B IP核的配置与使用

基于FPGA的AM调制系统设计方案

本系统由FPGA、串口屏、DAC模块和AD831组成。FPGA通过调用宏功能模块NCO,按照输入时钟....
的头像 FPGA设计论坛 发表于 05-23 09:45 676次阅读
基于FPGA的AM调制系统设计方案

一文详解频率合成技术

一般是以高稳定度参考源比如晶振所产生的频率信号作为基准,经过必要的的加减乘除运算(对不同信号混频可以....
的头像 FPGA设计论坛 发表于 05-20 14:05 1064次阅读
一文详解频率合成技术

相位累加器的实现原理

标题中所提到的DDS,我感觉这两个放一起也可以,因为DDS的核心思想就是使用的相位累加器。那么这玩意....
的头像 FPGA设计论坛 发表于 05-16 13:56 331次阅读
相位累加器的实现原理

FPGA的定义和基本结构

FPGA 的全称为 Field-Programmable Gate Array,即现场可编程门阵列。....
的头像 FPGA设计论坛 发表于 05-15 16:39 1129次阅读
FPGA的定义和基本结构

SVA断言的用法教程

SVA是System Verilog Assertion的缩写,即用SV语言来描述断言。断言是对设计....
的头像 FPGA设计论坛 发表于 05-15 11:39 625次阅读
SVA断言的用法教程

跨异步时钟域处理方法大全

该方法只用于慢到快时钟域的1bit信号传递。在Xilinx器件中,可以使用(* ASYNC_REG ....
的头像 FPGA设计论坛 发表于 05-14 15:33 573次阅读
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Xilinx Shift RAM IP概述和主要功能

Xilinx Shift RAM IP 是 AMD Xilinx 提供的一个 LogiCORE IP....
的头像 FPGA设计论坛 发表于 05-14 09:36 312次阅读

芯片设计之握手协议

本文主要介绍握手的基本概念,读者可通过该篇文章对握手有个基本概念。
的头像 FPGA设计论坛 发表于 05-14 09:16 418次阅读
芯片设计之握手协议

AXI协议规范总结

写数据通道从主设备传输数据到从设备,在写传输时,从设备使用写响应通道通知主设备传输完成。
的头像 FPGA设计论坛 发表于 05-12 09:44 2020次阅读
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vivado IP核cordic中sin和cos的计算

Architectural Configuration选择为并行模式,具有单周期数据吞吐量和较大的硅....
的头像 FPGA设计论坛 发表于 05-03 18:16 651次阅读
vivado IP核cordic中sin和cos的计算

verilog模块的调用、任务和函数

在做模块划分时,通常会出现这种情形,某个大的模块中包含了一个或多个功能子模块,verilog是通过模....
的头像 FPGA设计论坛 发表于 05-03 10:29 629次阅读
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在Vivado调用MIG产生DDR3的问题解析

下面是调用的DDR3模块的,模块的倒数第二行是,模块的时钟输入,时钟源来自PLL产生的系统时钟的倍频....
的头像 FPGA设计论坛 发表于 05-03 10:21 552次阅读
在Vivado调用MIG产生DDR3的问题解析

Vivado 2018.3软件的使用教程

大家好,欢迎来到至芯科技FPGA炼狱营地,准备开启我们的伟大征程!正所谓“兵马未动,粮草先行”,战前....
的头像 FPGA设计论坛 发表于 04-30 14:14 1098次阅读
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FPGA EDA软件的位流验证

位流验证,对于芯片研发是一个非常重要的测试手段,对于纯软件开发人员,最难理解的就是位流验证。在FPG....
的头像 FPGA设计论坛 发表于 04-25 09:42 974次阅读
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Xilinx Ultrascale系列FPGA的时钟资源与架构解析

Ultrascale是赛灵思开发的支持包含步进功能的增强型FPGA架构,相比7系列的28nm工艺,U....
的头像 FPGA设计论坛 发表于 04-24 11:29 943次阅读
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FPGA时序约束之设置时钟组

Vivado中时序分析工具默认会分析设计中所有时钟相关的时序路径,除非时序约束中设置了时钟组或fal....
的头像 FPGA设计论坛 发表于 04-23 09:50 405次阅读
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Verilog仿真事件中的延时分析

在实际电路中存在两种延迟,惯性延迟 (Inertial delay) 和传导延迟 (Transpor....
的头像 FPGA设计论坛 发表于 04-18 09:54 364次阅读
Verilog仿真事件中的延时分析

ZYNQ FPGA的PS端IIC设备接口使用

zynq系列中的FPGA,都会自带两个iic设备,我们直接调用其接口函数即可运用。使用xilinx官....
的头像 FPGA设计论坛 发表于 04-17 11:26 1054次阅读
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Vivado HLS设计流程

为了尽快把新产品推向市场,数字系统的设计者需要考虑如何加速设计开发的周期。设计加速主要可以从“设计的....
的头像 FPGA设计论坛 发表于 04-16 10:43 697次阅读
Vivado HLS设计流程

RISC-V五级流水线CPU设计

本文实现的CPU是一个五级流水线的精简版CPU(也叫PCPU,即pipeline),包括IF(取指令....
的头像 FPGA设计论坛 发表于 04-15 09:46 686次阅读
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在testbench中如何使用阻塞赋值和非阻塞赋值

本文详细阐述了在一个testbench中,应该如何使用阻塞赋值与非阻塞赋值。首先说结论,建议在tes....
的头像 FPGA设计论坛 发表于 04-15 09:34 637次阅读
在testbench中如何使用阻塞赋值和非阻塞赋值

Verilog编写规范

用最右边的字符下划线代表低电平有效,高电平有效的信号不得以下划线表示,短暂的有效信号建议采用高电平有....
的头像 FPGA设计论坛 发表于 04-11 09:36 369次阅读