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FPGA设计论坛

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时钟周期约束详细介绍

时钟周期约束: 时钟周期约束,顾名思义,就是我们对时钟的周期进行约束,这个约束是我们用的最多的约束了....
的头像 FPGA设计论坛 发表于 08-05 12:50 118次 阅读

PCIe的DMA介绍

DMA(Direct Memory Access),直接内存访问,在该模式下,数据传送不是由CPU负....
的头像 FPGA设计论坛 发表于 08-03 14:15 103次 阅读

跨时钟域信号处理问题

如果在后一级的判断电路把低于VOL电压判断为0,把高于VOH的电压判断为1,那么在输入VIL–VLH....
的头像 FPGA设计论坛 发表于 07-21 14:44 170次 阅读

DC-SCM是什么 为什么要使用DC-SCM

DC-SCM是OCP硬件管理项目的一个子项目。DC-SCM实施模块化服务器管理,包含了已存储在典型处....
的头像 FPGA设计论坛 发表于 07-11 09:50 246次 阅读

FPGA中实现对数运算的方法

下面介绍使用IP核floating-point来计算对数,该IP计算对数时,计算的是Ln(A)(A是....
的头像 FPGA设计论坛 发表于 07-06 14:52 189次 阅读

DDR3约束规则与IP核时钟需求

FPGA端挂载DDR时,对FPGA引脚的约束和选择并不是随意的,有一定的约束规则,一般可以通过利用v....
的头像 FPGA设计论坛 发表于 07-03 17:20 414次 阅读

一文详解Xilin的FPGA时钟结构

‍xilinx 的 FPGA 时钟结构,7 系列 FPGA 的时钟结构和前面几个系列的时钟结构有了很....
的头像 FPGA设计论坛 发表于 07-03 17:13 417次 阅读

PCIe与PCI之间的区别

PCIe(Peripheral Component Interconnect Express)是继I....
的头像 FPGA设计论坛 发表于 07-03 16:20 754次 阅读

锁相环的一些概念

锁相环的锁定是指锁相环的输出频率等于输入频率,而输出信号的相位跟随输入信号的变化而变化。
的头像 FPGA设计论坛 发表于 07-03 15:23 340次 阅读

小编科普一下关于锁相环的一些概念

捕获,是指从输入信号加到锁相环输入端开始开始,一直到环路达到锁定的全过程。
的头像 FPGA设计论坛 发表于 07-03 15:10 298次 阅读

如何得到LUT与REG的使用比例

一、如何得到LUT与REG的使用比例 riple 我们先看一个FPGA工程的编译结果报告: 在这个报....
的头像 FPGA设计论坛 发表于 07-03 14:54 314次 阅读

三种高速乘法器实现原理

随着3G技术的发展,关于图像、语音、加密等数字信号处理技术随处可见,而且信号处理的实时性也要求越高。....
的头像 FPGA设计论坛 发表于 07-03 11:14 449次 阅读

硬件中常见的基本存储元件的定义

锁存器是电平触发的存储单元,数据存储的动作取决于输入时钟(或者使能)信号的电平值,仅当锁存器处于使能....
的头像 FPGA设计论坛 发表于 07-03 10:11 295次 阅读

Vivado使用技巧时钟的基础知识

波形(waveform)以列表的形式给出,表中包含上升沿和下降沿在周期中的绝对时间,以ns为单位;第....
的头像 FPGA设计论坛 发表于 07-01 14:28 297次 阅读

Vivado设计约束功能概述

XDC约束可以用一个或多个XDC文件,也可以用Tcl脚本实现;XDC文件或Tcl脚本都要加入到工程的....
的头像 FPGA设计论坛 发表于 06-30 11:27 278次 阅读

LVDS电平以及LVDS25电平能否约束到这个BANK上呢?

当两个banks的I/O口作为LVDS电平时,HR banks的I/O电压VCCO只能为2.5V,H....
的头像 FPGA设计论坛 发表于 06-24 11:28 713次 阅读

xilinx core generator里面的block ram介绍

CORE Generator里有很多的IP核,适合用于各方面的设计。一般来说,它包括了:基本模块,通....
的头像 FPGA设计论坛 发表于 06-20 17:21 444次 阅读

D触发器为什么能对数据延迟一个时钟周期

D触发器在FPGA里用得很多,但我经常无法理解D触发器为什么能对数据延迟一个时钟周期(打一拍)。下面....
的头像 FPGA设计论坛 发表于 06-17 16:56 820次 阅读

详解逻辑单元的内部结构

逻辑单元(Logic Element,LE)在FPGA器件内部,用于完成用户逻辑的最小单元。一个逻辑....
的头像 FPGA设计论坛 发表于 06-15 16:50 535次 阅读

RapidIO:一种高性能、 低引脚数、 基于数据包交换的互连体系结构

PCI是广泛用于计算机内器件互连的技术。传统PCI技术也采样类似于上述存储器接口的并行总线方式,如T....
的头像 FPGA设计论坛 发表于 06-14 11:27 391次 阅读

VIO在chipscope上的使用

一般情况下ILA和VIO都是用在chipscope上使用,VIO可以作为在chipscope时模拟I....
的头像 FPGA设计论坛 发表于 06-12 15:51 428次 阅读

数字信号数据截位误差抑制方法

FPGA数据在进行乘加过程中会面临这数据位宽变大的问题,然而硬件资源是有限的,需要对数据最终位宽进行....
的头像 FPGA设计论坛 发表于 06-10 16:47 601次 阅读

CAN通信物理层和协议层简介

CAN与串口类似,都是异步通信,利用两根差分线来进行信号的传输。
的头像 FPGA设计论坛 发表于 06-09 16:27 1163次 阅读

基于FPGA的以太网协议

是千兆网的MII接口,这个也有相应的RGMII接口,表示简化了的GMII接口;GMII是8bit并行....
的头像 FPGA设计论坛 发表于 06-02 14:45 1304次 阅读

如何对xilinx FPGA进行bit文件加密

AES即高级加密标准,是一种区块加密,当然也是对称加密。区块固定为128bit,秘钥为128,192....
的头像 FPGA设计论坛 发表于 05-17 09:36 527次 阅读

在FPGA设计中可以用LUT组建分布式的RAM

举一个简单的例子,如果要实现一个6*1的mux可以用一个6输入的LUT或者是2个4输入的LUT来实现....
的头像 FPGA设计论坛 发表于 05-13 16:33 1478次 阅读

ASIC/FPGA设计中的CDC问题分析

CDC(不同时钟之间传数据)问题是ASIC/FPGA设计中最头疼的问题。CDC本身又分为同步时钟域和....
的头像 FPGA设计论坛 发表于 05-12 15:29 394次 阅读

一文详细了解流水线设计

流水线设计就是将组合逻辑系统地分割,并在各个部分(分级)之间插入寄存器,并暂存中间数据的方法。目的是....
的头像 FPGA设计论坛 发表于 05-11 10:51 487次 阅读

FPGA学习-基于FIFO的行缓存结构

在FPGA中对图像的一行数据进行缓存时,可以采用FIFO这一结构,如上图所示,新一行图像数据流入到F....
的头像 FPGA设计论坛 发表于 05-10 09:59 823次 阅读

SDRAM控制器详解

上图中,把SDRAM用到的所有指令都罗列出来了,其实我们在运用SDRAM的时候,只用到其中部分指令。....
的头像 FPGA设计论坛 发表于 05-09 10:09 591次 阅读