复位电路（Reset Circuit） 是数字系统中的关键功能模块，用于确保设备在上电、电压波动或异....
传感器输出经过标定的数字信号输出，通过标准的I2C接口传输数据。
在Vivado中，VIO（Virtual Input/Output）是一种用于调试和测试FPGA设计....
首先FM调制时属于非线性调制中的一种，常见的非线性调制时FM(频率调制)，PM(相位)调制。
ADC电路主要存在静态仿真和动态仿真两类仿真，针对两种不同的仿真，我们存在不同的输入信号和不同的数据....
DVP接口（Digital Video Port）是一种用于数字视频传输的并行接口，常见于嵌入式系统....
本文的目的是在一个神经网络已经通过python或者MATLAB训练好的神经网络模型，将训练好的模型的....
物理层的位置，一种是物理层在JESD204 IP里；另外一种是物理层在JESD204 IP外部，需要....
本系统由FPGA、串口屏、DAC模块和AD831组成。FPGA通过调用宏功能模块NCO，按照输入时钟....
一般是以高稳定度参考源比如晶振所产生的频率信号作为基准，经过必要的的加减乘除运算(对不同信号混频可以....
标题中所提到的DDS,我感觉这两个放一起也可以，因为DDS的核心思想就是使用的相位累加器。那么这玩意....
FPGA 的全称为 Field-Programmable Gate Array，即现场可编程门阵列。....
SVA是System Verilog Assertion的缩写，即用SV语言来描述断言。断言是对设计....
该方法只用于慢到快时钟域的1bit信号传递。在Xilinx器件中，可以使用(* ASYNC_REG ....
Xilinx Shift RAM IP 是 AMD Xilinx 提供的一个 LogiCORE IP....
本文主要介绍握手的基本概念，读者可通过该篇文章对握手有个基本概念。
写数据通道从主设备传输数据到从设备，在写传输时，从设备使用写响应通道通知主设备传输完成。
Architectural Configuration选择为并行模式，具有单周期数据吞吐量和较大的硅....
在做模块划分时，通常会出现这种情形，某个大的模块中包含了一个或多个功能子模块，verilog是通过模....
下面是调用的DDR3模块的，模块的倒数第二行是，模块的时钟输入，时钟源来自PLL产生的系统时钟的倍频....
大家好，欢迎来到至芯科技FPGA炼狱营地，准备开启我们的伟大征程！正所谓“兵马未动，粮草先行”，战前....
位流验证，对于芯片研发是一个非常重要的测试手段，对于纯软件开发人员，最难理解的就是位流验证。在FPG....
Ultrascale是赛灵思开发的支持包含步进功能的增强型FPGA架构，相比7系列的28nm工艺，U....
Vivado中时序分析工具默认会分析设计中所有时钟相关的时序路径，除非时序约束中设置了时钟组或fal....
在实际电路中存在两种延迟，惯性延迟 (Inertial delay) 和传导延迟 (Transpor....
zynq系列中的FPGA，都会自带两个iic设备，我们直接调用其接口函数即可运用。使用xilinx官....
为了尽快把新产品推向市场，数字系统的设计者需要考虑如何加速设计开发的周期。设计加速主要可以从“设计的....
本文实现的CPU是一个五级流水线的精简版CPU(也叫PCPU，即pipeline)，包括IF(取指令....
本文详细阐述了在一个testbench中，应该如何使用阻塞赋值与非阻塞赋值。首先说结论，建议在tes....
用最右边的字符下划线代表低电平有效,高电平有效的信号不得以下划线表示,短暂的有效信号建议采用高电平有....
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