在汽车电子、工业自动化等众多领域，CAN 总线作为一种可靠的通信协议被广泛应用。而 AS32S601....
本项目探讨了基于FPGA控制器的无叶风扇，它能够带来无叶片的空气流动体验。FPGA的灵活性和性能使得....
SPI（Serial Peripheral Interface）是一种全双工同步串行通其核心信号引脚....
该工程实现了PL通过HP接口（8个字节）下使用AXI协议往DDR中写数据。PS读取处理。
卷积神经网络（CNN)可以分为卷积层、池化层、激活层、全链接层结构，本篇要实现的，就是CNN的卷积层....
使用DDR4这个IP核时，时钟如何架构十分关键，DDR4 IP对时钟有特殊的要求，可以是差分时钟也可....
ZYNQ系列的FPGA设计方法大同小异，都是PL+PS架构，只需要理清楚有多少个BANK，哪些BAN....
随着 AI、视频处理、加密和高性能计算需求的增长，单一 CPU 已无法满足低延迟、高吞吐量的计算需求....
用 FPGA 从底层开始搭建一个 NFC PCD (读卡器)，支持 ISO14443A 标准。
CAN总线作为工业和汽车领域最常用的通信总线，具有拓扑结构简洁、可靠性高、传输距离长等优点。CAN总....
FOC控制算法对传感器采样速率和处理器算力提出了一定的要求，使用 FPGA 实现的 FOC 可以获得....
“上位”指的是在控制层级中处于较高、更接近用户的计算机。 通常是一台通用计算机，如工控机、PC、笔记....
由于ZYNQ-PS端的BANK502基本就是为DDR设计的，所以原理图设计非常简单：几乎就是PIN ....
Virtex-7 FPGA的时钟输入主要通过其全局时钟缓冲器（BUFG、BUFH等）和时钟管理模块（....
FPGA(Field-Programmable Gate Array)，现场可编程逻辑门阵列，它是一....
在FPGA开发领域，与高速ADC芯片如AD9680协同工作是一项充满挑战但又极具乐趣的任务。今天咱们....
上板测试后，发现FPGA与电脑之间存在报文交互，交互正常。
本文提出了基于可编程逻辑门阵列(field programmable gate array，FPGA....
本篇将介绍该款ADC的16通道/10bit/100MSPS工作模式下的开发过程。
此选项根据你所用的FPGA型号确定GT类型，我所用的是7k325t系列，故GT类型为GTX。
当使用不同版本的Vivado打开工程时，IP核被锁定的情况较为常见。不同版本的Vivado对IP核的....
本章以太网通信实验是基于ZYNQ-MZ702P开发板进行实现，在配置方面，需要读者自主修改不同的地方....
在Vivado的时序约束中，-invert是用于控制信号极性的特殊参数，应用于时钟约束（Clock ....
在 HDL 代码中标记待观测信号，添加 (* mark_debug = "true" *) 属性（V....
高层次综合（HLS）是一种将高级编程语言（如C、C++或SystemC）转换为硬件描述语言（HDL）....
FFT 的输出不是 “连续的频率谱”，而是离散的、等宽的频率区间，每个区间就称为一个 “频率仓”（简....
Vivado HLS是一款强大的高层次综合工具，可将C/C++代码转换为硬件描述语言（HDL），显著....
ZYNQ 的程序固化是指将程序代码永久存储到非易失性存储器中，使系统上电后能自动加载运行的过程。主要....
在vivado中，我们常用的时序约束指令主要包括如下几个方面。
其中1是添加几个观察信号，2是采样深度。1根据自己要观察的信号进行选择，2一般越大越好。
