0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

Vivado里如何手动调整编译顺序

FPGA技术驿站 来源:FPGA技术驿站 2023-01-06 09:27 次阅读

通常情况下,一旦创建好Vivado工程,添加了相应的RTL文件,Vivado会自动找到设计的顶层文件,正确地显示设计层次。在这个过程中,Vivado会自动分析文件的编译顺序。那么是否可以手动调整文件的编译顺序呢?答案是肯定的。

这里我们以调整仿真文件编译顺序为例进行说明。

第一步:在Sources窗口中,选择sim_1文件夹,点鼠标右键,在弹出窗口中依次按如下方式选择。

No Update, Manual Compile Order。

0380de64-8d58-11ed-bfe3-dac502259ad0.png

第二步:切换到Compile Order菜单下,并将下图红色方框中的内容切换为Simulation。

039925d2-8d58-11ed-bfe3-dac502259ad0.png

第三步:选中需要调整的文件,点击鼠标右键,在弹出窗口中根据需要选择相应的红色方框内的选项。位于最顶层的,将是第一个被编译的。至此,编译顺序调整完毕。

03a37f00-8d58-11ed-bfe3-dac502259ad0.png

实际上,Vivado还提供了命令report_compile_order用于查看编译顺序。通过选项-used_in(该选项有3个可选值:synthesis、simulation和implementation)可查看综合、仿真或布局布线阶段的文件编译顺序,通过选项-constraints可查看约束文件的编译顺序。

审核编辑:汤梓红

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉
  • 文件
    +关注

    关注

    1

    文章

    540

    浏览量

    24402
  • RTL
    RTL
    +关注

    关注

    1

    文章

    377

    浏览量

    59077
  • 编译
    +关注

    关注

    0

    文章

    615

    浏览量

    32397
  • Vivado
    +关注

    关注

    18

    文章

    790

    浏览量

    65109

原文标题:Vivado里如何手动调整编译顺序

文章出处:【微信号:Lauren_FPGA,微信公众号:FPGA技术驿站】欢迎添加关注!文章转载请注明出处。

收藏 人收藏

    评论

    相关推荐

    C程序的完整编译过程

    本文讨论了C程序的完整编译过程,分别讲述了预处理、编译、汇编、链接各阶段完成的编译任务。然后通过一个编译实例,探讨了各阶段输出的文件。
    的头像 发表于 11-15 17:14 527次阅读
    C程序的完<b class='flag-5'>整编译</b>过程

    怎么改变模拟编译顺序

    文件的编译顺序,我还需要手动提交dp2mipi_top_ddr4_1_0_microblaze_mcs.v。 所以我们可以自动制作它。问候Prateek
    发表于 05-08 06:50

    使用scons编译时,需要怎么做才能输出gcc的完整编译信息呢?

    使用scons编译时,我需要怎么做才能输出gcc的完整编译信息呢?目前sconsCC ......期望输出arm-none-eabi-gcc -O2 ....
    发表于 04-02 14:19

    使用scons编译时,我需要怎么做才能输出gcc的完整编译信息呢?

    使用scons编译时,我需要怎么做才能输出gcc的完整编译信息呢?目前sconsCC ……期望输出arm-none-eabi-gcc -O2 ….
    发表于 03-23 11:20

    有大佬能告知scons的编译顺序怎么调整吗?

    ,特别是驱动相关的,实测串口会出现偶尔的丢包,把固件大小压下来让程序只在前面的零等待flash跑就不会出现丢包了。但是官方的sconstruct一直都是驱动放在最后面编译,找了很久都没有找到相关资料,有大佬能告知scons的编译顺序
    发表于 04-07 15:37

    如何调整调出输入法的顺序

    如何调整调出输入法的顺序 1.修改注册表法   在注册表编辑器(在“开始/运行”对话框中输入“REGEDI
    发表于 02-23 15:18 1438次阅读

    Vivado中的Incremental Compile增量编译技术详解

    Incremental Compile增量编译Vivado提供的一项高阶功能。目的旨在当设计微小的改变时,重用综合和布局布线的结果,缩短编译时间。
    的头像 发表于 07-05 06:06 1w次阅读

    Vivado Design Suite 2015.3新增量编译功能介绍

    了解Vivado实现中2015.3中的新增量编译功能,包括更好地处理物理优化和自动增量编译流程。
    的头像 发表于 11-20 06:56 2552次阅读

    Vivado 2015.3中的新增量编译功能介绍

    了解Vivado实现中2015.3中的新增量编译功能,包括更好地处理物理优化和自动增量编译流程。
    的头像 发表于 11-29 06:32 3389次阅读

    Vivado 2015.3的新增量编译功能

    了解Vivado实现中2015.3中的新增量编译功能,包括更好地处理物理优化和自动增量编译流程。
    的头像 发表于 11-30 19:24 4300次阅读

    讲述增量编译方法,提高Vivado编译效率

    当RTL代码修改较少时,使用增量编译功能可以提高工程的编译速度,Incremental Compile增量编译Vivado提供的一项高阶功能。目的旨在当设计微小的改变时,重用综合和布
    的头像 发表于 01-22 17:27 9428次阅读
    讲述增量<b class='flag-5'>编译</b>方法,提高<b class='flag-5'>Vivado</b><b class='flag-5'>编译</b>效率

    赛灵思软件通过调整编译参数以及运行并行编译来优化FPGA时序性能

    万幸的是,当今FPGA工具(比如Xilinx的 Vivado)都有很多开关和设置选项来帮助时序收敛。InTime的方法,就是通过调整FPGA工具的编译过程来解决用户的时序问题和其他性能问题。
    的头像 发表于 07-26 15:56 3248次阅读
    赛灵思软件通过<b class='flag-5'>调整编译</b>参数以及运行并行<b class='flag-5'>编译</b>来优化FPGA时序性能

    AN-1256: ADV7186中的手动调整

    AN-1256: ADV7186中的手动调整
    发表于 03-21 11:35 7次下载
    AN-1256: ADV7186中的<b class='flag-5'>手动</b><b class='flag-5'>调整</b>

    Vivado中XDC文件的约束顺序

    很对人在使用Vivado时喜欢使用多个约束文件对整个工程进行约束,同时Vivado允许设计者使用一个或多个约束文件。虽然使用一个约束文件对于一个完整的编译流程来说看似更方便,但是在一些情况下,这会
    的头像 发表于 10-13 16:56 6377次阅读

    在Artix 7 FPGA上使用Vivado的组合逻辑与顺序逻辑

    电子发烧友网站提供《在Artix 7 FPGA上使用Vivado的组合逻辑与顺序逻辑.zip》资料免费下载
    发表于 06-15 09:14 0次下载
    在Artix 7 FPGA上使用<b class='flag-5'>Vivado</b>的组合逻辑与<b class='flag-5'>顺序</b>逻辑