集成电路制造工艺中的伪栅去除技术介绍

本文介绍了集成电路制造工艺中的伪栅去除技术，分别讨论了高介电常数栅极工艺、先栅极工艺和后栅极工艺对比，并详解了伪栅去除工艺。

高介电常数金属栅极工艺

随着CMOS集成电路特征尺寸的持续缩小，等效栅氧厚度成为影响晶体管性能的关键因素。然而，栅氧厚度的减小极限受到隧穿漏电效应的限制，当氧化硅层薄至2nm以下时，隧穿漏电现象变得显著，且随厚度减小呈指数级增长，使得1nm以下的栅氧厚度变得不切实际。

为了克服这一挑战，英特尔公司在45nm节点引入了高k技术，其他公司则在32nm或28nm节点跟进。

高介电常数栅介电层技术（HK）与金属栅极技术（MG）的结合成为当前逻辑电路的主流趋势。尽管两者本无必然联系，但高k栅介电层带来的高电场强度要求栅极材料具有更好的导电性和稳定性，因此金属栅极成为理想选择。金属栅极可以显著减小栅极耗尽效应，提升晶体管性能。

先栅极工艺和后栅极工艺对比

在CMOS集成电路制造中，“硅栅自对准”工艺占据主导地位。该工艺首先形成栅介电层和栅极（通常为多晶硅），然后进行源极和漏极的离子掺杂。由于栅极结构的阻挡作用，离子掺杂自动与硅栅对准。后续的高温退火工艺用于激活掺杂离子。

然而，金属栅极在“硅栅自对准”工艺中面临诸多挑战，如阈值电压变化等。为解决这些问题，业界采用了多晶硅伪栅技术。

在离子掺杂和退火等关键步骤完成后，通过化学气相生长填充氧化硅膜，并采用化学机械研磨工艺进行平坦化，使伪栅暴露出来。随后，去除多晶硅伪栅，并使用功函数金属和栅极金属填充形成金属栅。这一过程被称为后栅极工艺流程。

后栅极工艺流程增加了伪栅去除和金属填充等核心步骤。伪栅去除工艺要求在不损伤沟道的情况下完全去除伪栅材料。而金属填充则面临高深宽比的挑战，需要采用先进的填充技术和材料以确保金属栅的完整性和可靠性。

尽管后栅极工艺成本较高且工艺复杂，但长期以来被认为是实现高介电常数栅介电层与金属栅极（HKMG）结合的必要方案。然而，随着技术的不断进步，一些公司（如IBM）正在研发无需后栅极工艺的替代方案。例如，通过采用特定的介电材料（如硅酸铪）和栅极材料匹配，可以在高温下保持热动力学稳定，从而简化工艺流程并降低成本。

此外，先栅极工艺也在不断发展中。尽管先栅极工艺中的“金属栅”实际上只是在栅介电层上增加了一层高熔点金属，但仍需要多晶硅栅极来实现“硅栅自对准”的其他工序。随着材料科学和工艺技术的不断进步，未来可能会有更多创新的解决方案出现，以进一步简化CMOS集成电路的制造工艺并提升性能。

伪栅去除工艺详解

在CMOS集成电路的后栅极工艺中，伪栅去除是一个至关重要的步骤。目前，业界主要采用三种伪栅去除工艺：湿法蚀刻、干法结合湿法蚀刻以及纯干法蚀刻。

1、湿法蚀刻工艺

湿法蚀刻通常使用四甲基氢氧化铵等化学溶液来去除多晶硅伪栅。这种方法能够避免干法蚀刻可能带来的等离子体损伤。然而，由于离子注入过程中部分掺杂离子不可避免地会进入伪栅上半部分，导致湿法蚀刻率对掺杂多晶硅非常敏感。特别是当伪栅中掺杂了硼元素时，四甲基氢氧化铵在其上的蚀刻率会大幅降低，从而限制了湿法蚀刻的单独使用。

2、干法结合湿法蚀刻工艺

为了克服湿法蚀刻和干法蚀刻各自的局限性，业界开发了干法结合湿法蚀刻的工艺。该工艺首先使用干法蚀刻去除伪栅上部的掺杂多晶硅层，以减少湿法蚀刻时的敏感性和不均匀性。随后，采用湿法蚀刻去除剩余的未掺杂多晶硅。这种方法结合了干法和湿法的优点，既避免了等离子体损伤，又提高了蚀刻的均匀性和可控性。然而，由于湿法蚀刻的各向同性特性，这种方法通常只适用于同时去除N型和P型伪栅。在后续的功函数金属填充工艺中，仍需要重新定义图形并去除不需要的功函数金属，因此整体工艺流程并未得到显著简化。

3、纯干法蚀刻工艺

纯干法蚀刻工艺是一种更为先进和灵活的伪栅去除方法。该工艺首先去除伪栅表面覆盖的原生氧化硅层，通常采用碳氟气体进行蚀刻。在去除原生氧化硅的同时，尽量减少蚀刻表面副产物的残留。接下来的伪栅主蚀刻步骤则采用HBr与O2的混合气体，在电感耦合蚀刻反应腔体中进行。硅与溴反应形成弱挥发性的溴化硅副产物，从而实现较高的多晶硅对氧化硅的选择比。在去除伪栅多晶硅的同时，蚀刻会停止在高介电常数栅氧化层的保护层上，且对层间介质层的损伤较小。

为了进一步提高纯干法蚀刻的效率和可控性，业界引入了同步脉冲等离子体工艺。

该工艺通过控制等离子体的开关时间和占空比，降低等离子体中的电子温度，从而减轻高能粒子注入沟道区所带来的风险。同步脉冲等离子体蚀刻能够减少HBr的过度解离，降低等离子体中的氢离子浓度，进而减少被电场加速注入沟道的氢离子数量。这不仅提高了伪栅去除的均匀性和可控性，还有效改善了NBTI（负偏置温度不稳定性）等可靠性问题。

在伪栅去除工艺中，物理性能的考虑对于确保工艺的高效性和器件的可靠性至关重要。其中，键能差异和电子温度对蚀刻过程有着显著影响。

1、键能差异与蚀刻选择比

由于Si-O键的键能（460kJ/mol-1）远高于Si-Si键的键能（176kJ/mol-1），这导致在蚀刻过程中，氧化硅层相对于多晶硅层具有更高的稳定性。极低的电子温度，如同步脉冲伪栅去除蚀刻工艺所提供的，能够显著降低对氧化硅层间介电层的蚀刻率。这种降低的蚀刻率使得伪栅和层间介电层之间的蚀刻选择比上升，有助于在去除伪栅的同时保护层间介电层不受损伤。

2、层间介电层消耗与金属栅高度

同步脉冲蚀刻工艺的优势在于，它能够在蚀刻过程中显著减少层间介电层的消耗。通过优化蚀刻条件，层间介电层的消耗从50Å减少到20Å。这种减少的消耗将明显提高金属栅的高度，进而降低金属栅的电阻。这对于提高器件的性能和可靠性至关重要。

3、蚀刻气体的选择

在伪栅去除工艺中，蚀刻气体的选择同样是一个关键因素。传统的HBr气体在与多晶硅栅反应时，会形成难以挥发的副产物，这增加了去除的难度。为了达到去除的目的，通常需要增加偏置功率，但这可能导致离子轰击增强，对器件造成损伤。为了克服这一问题，业界开始探索使用氢气作为蚀刻气体。

氢气分子在源功率的作用下解离为氢原子，这些氢原子与硅反应形成硅烷（SiH₄）。硅烷具有较低的沸点，因此其气化性远大于溴化硅（SiBr₄）。这意味着在蚀刻过程中，硅烷副产物更容易被去除，无需使用偏置功率即可达到清洁的蚀刻表面。实验证明，采用无偏置功率氢气等离子体的伪栅去除工艺对伪栅底部的高k材料保护层具有更高的选择比和更少的损伤。从器件性能角度看，这种工艺能够大幅降低金属栅极漏电，相比其他工艺可降低50%。