集成电路制造中薄膜刻蚀的概念和工艺流程

文章来源：学习那些事

原文作者：前路漫漫

本文介绍了集成电路制造中薄膜刻蚀的概念和工艺流程。

薄膜刻蚀与薄膜淀积是集成电路制造中功能相反的核心工艺：若将薄膜淀积视为 “加法工艺”（通过材料堆积形成薄膜），则薄膜刻蚀可称为 “减法工艺”（通过材料去除实现图形化）。通过这一 “减” 的过程，可将栅极层、铜互联层等各类集成电路薄膜加工为图形化结构，而这些具备特定功能的图形化薄膜，正是构成各类器件、电路及集成电路功能模块的基础。

刻蚀（etching）工艺的传统定义是：在光刻工艺完成后，采用化学或物理方法去除未被光刻胶覆盖或保护的薄膜区域，最终将掩模上的设计图形转移到薄膜表面（如图 1 所示）。在集成电路制造流程中，晶圆表面需形成微纳米尺度（目前主流为 7nm~28nm，先进工艺已达 3nm）的精细图形，而这类图形的核心形成方式，便是通过刻蚀技术将光刻（lithography）工艺生成的光刻胶图形（包含线路、平面、孔洞等结构）精准转印至光刻胶下方的基底材料上，确保图形尺寸与位置误差控制在工艺允许范围内。

从广义角度看，刻蚀工艺的核心定位是实现硅片表面与截面的图形化加工。广义刻蚀技术涵盖所有可对材料表面进行均匀移除或选择性局部去除的技术，重点是在硅片表面构建由多种薄膜材料组成的预设图案。根据技术原理与操作方式，刻蚀工艺可大致分为四类：湿法刻蚀（wet etching）、干法刻蚀（dry etching）、剥离技术（lift-off）与化学机械抛光（CMP）技术。其中，湿法刻蚀借助化学反应（如酸溶液与金属、氧化物的腐蚀反应）实现薄膜去除；干法刻蚀通过物理作用（如等离子体轰击被刻蚀材料，使其脱离晶圆表面）完成薄膜侵蚀；剥离技术属于 “间接图形化” 技术，并非直接刻蚀目标薄膜，而是通过去除不需要的薄膜部分保留核心区域 —— 具体流程为：先将图形化后的光刻胶作为隔离层，再进行薄膜淀积，最后通过湿法腐蚀去除光刻胶，剩余的薄膜部分即形成目标图案；化学机械抛光（CMP）技术则结合化学腐蚀与机械研磨，通过均匀移除材料实现表面平坦化，同时露出预设的沟槽或通孔结构，完成图形化加工。

早期集成电路制造中，湿法刻蚀是主流技术：通过选取适配的化学溶液，使未被光刻胶覆盖的被刻蚀材料发生分解反应，转化为可溶于溶液的化合物，从而实现材料去除。湿法刻蚀的核心优势在于，可通过调整化学溶液的成分、浓度与温度，精准控制刻蚀速率，并获得被刻蚀材料与光刻胶、下层基底之间的优良刻蚀选择比（通常要求选择比 > 10:1）。然而，由于化学反应不具备方向性，湿法刻蚀会产生显著的侧向刻蚀（即 “钻蚀现象”），导致实际图形线宽比设计值偏大 —— 随着集成电路器件尺寸持续缩小（从微米级降至纳米级），钻蚀现象对图形精度的影响愈发严重，甚至超出工艺容忍范围。因此，当前主流工艺已逐步被干法刻蚀取代。干法刻蚀通常以辉光放电为基础，通过激发气体形成包含带电粒子（离子、电子）与高活性中性原子、自由基的等离子体，利用等离子体与被刻蚀材料的物理碰撞或化学作用实现材料去除，具备更强的方向性与精度控制能力。此外，剥离技术与化学机械抛光技术是针对现代集成电路与微机电系统（MEMS）工艺开发的创新图形化方案：剥离技术的核心是刻蚀掩膜层（如光刻胶）而非目标薄膜，适用于脆性或难刻蚀材料的图形化；化学机械抛光（CMP）技术则经 IBM、Intel 等企业的持续研发优化，不仅能实现晶圆表面的全局平坦化（表面粗糙度可控制在 0.1nm 以下），还可结合光刻、薄膜填充与淀积工艺，满足硅片表面图形化需求 —— 例如，将铜、钨等金属材料嵌入通孔与连线槽中，形成当前主流的后端铜互联结构（Cu Interconnect），大幅降低信号传输延迟。

衡量刻蚀工艺性能的核心指标主要包括刻蚀速率与均匀度、刻蚀选择性、各向异性（刻蚀的方向性程度）、工艺成本及三维（3D）刻蚀能力。其中，刻蚀速率直接影响设备产能：速率越快，单位时间内可加工的晶圆数量越多，有助于降低单位制造成本并提升企业竞争力。刻蚀速率通常可通过调控气体种类（如干法刻蚀中常用的 CF₄、O₂、Cl₂等）、气体流量、等离子体源功率及偏压功率实现控制，在保证刻蚀精度、选择性等指标达标的前提下，速率越快越优。刻蚀均匀度是表征晶圆不同位置刻蚀速率差异的关键指标，均匀度越好，意味着晶圆各区域的刻蚀效果一致性越高，可有效提升成品率。随着晶圆尺寸从 80mm、100mm 逐步扩大至当前主流的 300mm（部分先进产线已采用 450mm），晶圆表面各区域的工艺条件差异增大，对均匀度的控制难度与要求也显著提升（通常要求 300mm 晶圆上的刻蚀速率偏差 < 3%）。

刻蚀选择性指被刻蚀材料的刻蚀速率与掩膜材料或下层基底材料刻蚀速率的比值，该指标直接决定掩膜与基底的保护效果 —— 例如，若以 SiO₂为掩膜刻蚀 Si₃N₄，需确保 Si₃N₄的刻蚀速率远高于 SiO₂与硅基底，避免掩膜过早消耗或基底受损。刻蚀选择性的控制通常与气体种类及配比、等离子体偏压功率、反应温度等参数相关，需通过大量实验优化。刻蚀的各向异性则决定了刻蚀轮廓的垂直度：对于多数逻辑芯片与存储芯片的图形化需求，刻蚀轮廓越接近 90° 垂直越好，可有效减少线宽偏差；仅在少数特殊场景（如接触孔、走线孔的制作）中，为提升后续金属溅射工艺的台阶覆盖率（要求 > 95%），会故意将刻蚀轮廓设计为小于 90° 的倾斜结构。

对于刻蚀速率的控制，需遵循 “中庸原则”—— 既要平衡刻蚀速度与刻蚀精度，又要结合实际应用场景与工程需求。例如，当目标薄膜厚度较薄（如纳米级栅氧化层，厚度仅 1~5nm）时，薄膜厚度的相对误差要求极为苛刻（通常 < 5%），此时刻蚀速率需适当降低（如控制在 1~5nm/min），以提升刻蚀终点的控制精度，避免过度刻蚀导致器件失效。以下将结合不同薄膜材料与适用场景，对刻蚀速率进行综合性说明。

刻蚀选择性的本质，是掩膜材料与暴露材料对刻蚀介质（如腐蚀液、等离子体）的敏感程度差异。以 “采用 SiO₂作为掩膜刻蚀 Si₃N₄” 为例，需重点对比 SiO₂、Si₃N₄及硅基底（Si）在磷酸（常用刻蚀介质）中的刻蚀速率：合格的刻蚀过程需满足两个核心条件 —— 一是 Si₃N₄在磷酸中的刻蚀速率显著高于 SiO₂（确保掩膜能持续保护目标区域），二是磷酸对硅基底的刻蚀速率极低（避免基底被腐蚀）。实验数据表明，以 SiO₂为掩膜、磷酸为刻蚀介质、硅为基底的 Si₃N₄刻蚀方案，完全符合上述要求，是当前产业界的成熟方案之一。

氮化硅（Si₃N₄）的湿法刻蚀常以 SiO₂为掩蔽膜，在 180℃的磷酸溶液中进行。SiO₂、Si₃N₄及硅基底（Si）在 180℃磷酸中的具体刻蚀速率如表 1 所示，从数据可清晰看出三者的速率差异，进一步验证了该刻蚀方案的合理性。

刻蚀的各向异性还可定义为刻蚀剂（腐蚀液或等离子体）对被刻蚀材料横向刻蚀速率与纵向刻蚀速率的比值。湿法刻蚀依赖腐蚀溶液与被刻蚀材料的化学反应实现材料去除，而化学反应本身不具备方向性 —— 刻蚀初期仅作用于材料表面，随着反应进行，材料的底面与侧面会同时暴露在腐蚀溶液中，导致纵向与横向刻蚀同步发生（如图 2 所示），因此湿法刻蚀属于典型的各向同性刻蚀。这种特性决定了湿法刻蚀必然存在侧向刻蚀，难以满足微纳米尺度细微结构与线条的刻蚀精度要求（侧向刻蚀量通常为刻蚀深度的 30%~50%）。

干法刻蚀则可有效规避这一问题：其核心原理是利用近乎垂直于晶圆表面的高能离子轰击被刻蚀材料表面，通过物理碰撞将材料原子击出，实现定向去除。这种方式的显著特点是方向性极强，可获得接近 90° 的垂直刻蚀轮廓，属于各向异性刻蚀，因此能加工出精度极高的细微结构与线条（线宽偏差可控制在 1nm 以内），完全适配当前先进集成电路的工艺需求。

除刻蚀技术本身的特性外，被刻蚀材料的晶体结构也会对刻蚀各向异性产生显著影响，其中晶体的晶向是关键因素。以硅晶体为例，不同晶向的腐蚀速率存在极大差异 —— 实验数据表明，硅的（111）、（100）、（110）晶向在相同腐蚀条件下的腐蚀速率比例约为 1400。这种特性使得在（100）晶面的硅片上进行湿法腐蚀时，腐蚀过程会优先沿（110）晶向推进，最终形成沿（111）晶向的斜面结构（如图 3 所示）。这种晶向引发的刻蚀各向异性具有双面性：一方面可被利用于特定结构的制备（如 MEMS 器件中的斜面沟槽）；另一方面，其伴随的横向侵蚀会导致刻蚀线条的实际宽度偏离设计值，影响图形精度，成为工艺中的不利因素。

从工艺成本与操作难度来看，湿法刻蚀与干法刻蚀存在显著差异：湿法刻蚀的操作流程简便，仅需腐蚀槽、清洗设备等基础装置，对环境与设备的要求较低，易于实现大批量连续生产，因此单位刻蚀成本较低（约为干法刻蚀的 1/5~1/3）。而干法刻蚀设备则包含复杂的机械传动系统、高精度电气控制系统与高真空环境装置，同时需配备自动化的刻蚀终点检测模块（如光学发射光谱检测、激光干涉检测）与实时控制单元，以确保刻蚀精度，因此设备初期投资与后期维护成本均较高（单台干法刻蚀设备价格可达数百万美元）。

尽管湿法刻蚀成本更低，但对于线宽处于微米级（1~10μm）尤其是纳米级（<1μm）的超大规模集成电路（VLSI），图形精度要求极为严苛（线宽偏差需 < 5%），必须依赖具备高各向异性的刻蚀方法才能满足需求，因此干法刻蚀成为这类场景的唯一选择。基于此，集成电路生产线在选择刻蚀方法时，需综合权衡具体的技术要求（如线宽、精度、材料类型）与成本预算：若为中低端芯片（如消费类电子中的简单逻辑芯片）且线宽要求宽松，可优先选用湿法刻蚀以控制成本；若为高端芯片（如 CPU、GPU）且线宽处于纳米级，则需采用干法刻蚀确保工艺精度。

三维（3D）刻蚀是针对集成电路与 MEMS 特殊应用场景开发的先进刻蚀技术，核心是通过工艺组合或创新方法，在硅片内部或表面构建具有三维立体结构的刻蚀图形。例如，采用 “先干法后湿法” 的复合刻蚀工艺，可制备出横截面呈 “” 形状的特殊结构（如图 4 所示）：第一步通过干法刻蚀在硅片上形成垂直的硅横截面，奠定结构基础；第二步利用湿法刻蚀，并借助硅晶体不同晶向腐蚀速率的各向异性特性，对垂直截面进行选择性腐蚀，最终形成 “” 形横截面。该技术目前已被应用于下一代 pMOS 场效应管的制造中，通过优化沟道区域的结构形态，显著提升沟道内空穴载流子的迁移率（提升幅度可达 15%~20%），进而增强器件的开关速度与驱动能力。

三维刻蚀的另一重要应用方向是深硅刻蚀技术。常规集成电路刻蚀多以形成二维（2D）平面图形为主，刻蚀深度与线宽的比值（深宽比）通常较小（<5:1）；而随着系统集成化需求的提升，大规模集成电路生产需整合 MEMS 器件、各类传感器等组件，这类组件往往需要具备高深宽比的三维立体结构（如深沟槽、通孔阵列）。例如，采用感应耦合等离子体（ICP）刻蚀技术进行深硅刻蚀，可实现 10:1 至 30:1 的深宽比（如图 5 所示）。这种高深宽比结构在 MEMS 传感器制造中具有广泛用途（如压力传感器的敏感膜、加速度传感器的质量块），同时也可用于制备 PDMS（聚二甲基硅氧烷）软膜的模具，为柔性电子器件的生产提供支撑。