新思科技携手台积公司推出“从架构探索到签核” 统一设计平台

新思科技3DIC Compiler集成了3Dblox 2.0标准，可用于异构集成和“从架构探索到签核”的完整解决方案。

新思科技 UCIe PHY IP在台积公司N3E工艺上实现了首次通过硅片的成功（first-pass silicon success），可提供低延迟、低功耗和高带宽的芯片间连接。

UCIe PHY IP与3DIC Compiler的结合将有效优化多裸晶系统设计，能够以更低的集成风险实现更高的结果质量。

新思科技（Synopsys）两月前宣布进一步扩大与台积公司的合作，双方携手通过可支持最新3Dblox 2.0标准和台积公司3DFabric技术的全面解决方案不断优化多裸晶系统（Multi-Die）设计。新思科技多裸晶系统解决方案包括 “从架构探索到签核”统一设计平台3DIC Compiler，可提供行业领先的设计效率，来实现芯片的容量和性能要求。此外，新思科技UCIe IP也已在台积公司领先的N3E先进工艺上取得了首次通过硅片的成功，实现了die-to-die高速无缝互连。

▲新思科技UCIe PHY IP在台积公司N3E工艺上首次通过硅片的成功，展示了充足的链路裕量

“台积公司长期与新思科技紧密合作，为芯片开发者提供差异化的解决方案，帮助他们解决从早期架构到制造过程中面临的高度复杂的挑战。我们与新思科技的长期合作，让我们的共同客户能够采取针对性能和功耗效率优化的解决方案，以应对高性能计算、数据中心和汽车应用领域的多裸晶系统设计要求。”

Dan Kochpatcharin

设计基础设施管理部负责人

台积公司

“我们与台积公司强强联合，为多裸晶系统提供了全面、可扩展的解决方案，实现了前所未有的芯片性能和设计效率。采用3Dblox 2.0等通用标准在统一设计平台上进行多裸晶系统设计的架构探索、分析和签核，并结合在台积公司N3E工艺上已实现首次通过硅片成功的新思科技UCIe PHY IP，客户能够进一步加速从早期架构探索到制造的系统设计全流程。”

Sanjay Bali

EDA事业部战略与产品管理副总裁

审核编辑：刘清