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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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verilog模块的调用、任务和函数

在做模块划分时，通常会出现这种情形，某个大的模块中包含了一个或多个功能子模块，verilog是通过模块调用或称为模块实例化的方式来实现这些子模块与高层模...

2025-05-03 标签：模块 Verilog 函数 1.3k 0

通过简单的保存-恢复策略避免UVM VIP的冗余仿真周期

Verilog 提供了在特定时间点保存设计及其测试平台状态的选项。我们可以将模拟恢复到相同的状态，然后从那里继续。这可以通过从Verilog代码添加适当...

2023-05-29 标签：存储器 Verilog 代码 1.3k 0

用AI来写Verilog代码能行吗

最近ChatGPT大火，成功破圈，到底是什么？怎么使用？简单说，它是一个模型，一个语言模型！ **它是以对话方式与人进行交互的AI语言模型...

2023-05-05 标签：Verilog AI 代码 1.3k 0

基于Feature架构设计的百兆以太网交换机项目

第二代交换机有更丰富的feature，更贴近真正使用的功能，除rtl代码，详细设计文档外，还会包括验证环境、验证代码，最后项目完成后，会全部开源供大家学...

2023-11-20 标签：fpga 以太网交换机 1.3k 0

SystemVerilog中的Protected成员

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2022-11-30 标签：Verilog System 编译 1.3k 0

Verilog编码风格的建议

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2023-06-01 标签：寄存器 Verilog RTL 1.3k 0

参数化接口和可重用VIP：第三部分

在本系列的第一部分中，介绍了SystemVerilog接口的基本概念，并描述了这些接口的参数化给测试平台代码带来的问题。在第二部分中，描述了使用访问器类...

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网络和变量的未压缩数组

SystemVerilog有两种类型的数组：压缩数组和非压缩数组。压缩数组是连续存储的位的集合，通常称为向量。非压缩数组是网络或变量的集合。

2023-02-09 标签：网络 Verilog System 1.3k 0

Verilog在设计时候的不方便地方

从Verilog发布到今天，其已经经历了四十年的风雨，早期的“电路”设计Verilog的确很方便，尤其在那个年代，其也崔进了集成电路的发展。但是“老”不...

2022-08-02 标签：Verilog 锁存器变量 1.3k 0

如何高效替换Soft IP中的标准cell

我们在购买soft IP的时候，vendor提供的是通用的verilog/system verilog的代码，而在不同的项目中，我们采用的工艺不一样，因...

2023-11-09 标签：寄存器接口 Verilog 1.2k 0

Vitis HLS相关问答详解

需要手工在 C++ 代码里明确指定可并行执行的任务（用 task，添加头文件 hls_task.h)，同时可并行执行的 task 接口（对应 C++ 函...

2023-08-11 标签：amd Verilog 函数 1.2k 0

fpga通用语言是什么

FPGA（现场可编程门阵列）的通用语言主要是指用于描述FPGA内部逻辑结构和行为的硬件描述语言。目前，Verilog HDL和VHDL是两种最为广泛使用...

2024-03-15 标签：FPGA Verilog 编程语言 1.2k 0

FPGA学习笔记

线网类型表示硬件电路元件之间实际存在的物理连线，有很多种：wire、tri、wor等等，当然日常使用wire最多，其他的都没遇到过。

2025-03-27 标签：FPGA 集成电路 Verilog 1.2k 0

优化HBM2E运行时性能

性能仍然是任何复杂片上系统（SoC）设计的关键因素。此外，复杂性每天都在增加，这给工程师跟踪设计性能带来了挑战，但他们的任务是不断提高芯片性能。在运...

2023-05-26 标签：处理器 SoC Verilog 1.2k 0

浅谈verilog语言编写规范

如果代码中发现多次使用一个特殊的表达式，那么就用一个函数来代替。这样在以后的版本升级时更便利，这种概念在做行为级的代码设计时同样使用，经常使用的一...

2022-11-21 标签：寄存器 Verilog 锁存器 1.2k 0

SystemVerilog coding过程中你在哪里声明临时变量

众所周知，语句块中需要用到的变量只能在语句块最开始定义。

2023-03-08 标签：Verilog System 变量 1.2k 0

pipeline高端玩法—优先级介绍

无论是SystemVerilog还是SpinalHDL,都有Last valid assignment wins的语法特征。如在SpinalHDL-Do...

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调制解调verilog程序开发需求

功能需求：开发调制解调verilog程序。要求数据上行速率1.25Gbps以上。下行速率较低，100M以上即可。程序包括：发射调制（数据编码等）、接收解...

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FPGA延时Verilog HDL实现

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2024-11-05 标签：FPGA 仿真 Verilog 1.2k 0

字传输不变的3种大小端处理方式

大端，最高字节存储在最低的内存地址，小端则是最低有效字节存储在最低的内存地址。在Verilog中实现大端（Big-Endian）和小端（Little-E...

2024-04-02 标签：内存 Verilog 1.2k 0

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