基于FPGA采用模块化思路设计一个译码器

本次实验的任务是构建一个3-8译码器，且将译码结果通过小脚丫的LED灯显示。

听上去并不难，而且我能想象到，一定会有不少同学会立刻开始画一个8行的真值表，然后通过卡诺图进行化简，且根据最终的逻辑表达式画出门电路图。这个方法当然没有错，不过，如果面对更多位数的系统，比如4-16或者是8-256的译码器，建一个几百行的真值表并进行逻辑运算听上去似乎不那么科学。

在这里我们将采用模块化的思路来完成我们的实验设计。

在开始进行模块化设计之前，我们先做一个2-4译码器，也就是译码器系列中最底层的基础模块。

表1 2-4译码器真值表

这次的代码我们采用行为级描述(Behavioral-level)的写法，直接根据真值表将输入与输出的各种组合进行直接关联。可以看出，行为级的写法甚至不需要构建门电路，仅通过输入输出对应关系即可构建，因此最为抽象。

module decode24
   (
     input wire [1:0] A,     //定义两位输入
     output reg [3:0] Y      //定义输出的4位译码结果对应的led
   );


  always@(A)     //always块语句，a值变化时执行一次过程块               
  begin
    case(A)
      2'b00: Y = 4'b0001;  //2-4译码结果
      2'b01: Y = 4'b0010;
      2'b10: Y = 4'b0100;
      2'b11: Y = 4'b1000;
    endcase
  end
endmodule

有了最基础的模块，如何通过它搭建出3-8译码器呢？现在，我们在原有的真值表上加上一路使能信号E，再来观察一下新的真值表。可以发现，当E为低电平时，不论输入的取值如何，前四位输出均为0。当E为高电平时，右侧仍然为2-4译码器的输出结构。

表2 2-4译码器真值表（加使能信号）

我们可以把表3看作为一个3-8译码器的真值表，只不过输入端的最高位由E代替。由于E为低电平时输出最高的四位均为0，因此确保我们在对后四位输出(黄色)进行赋值不会影响到前四位的输出。

表3 3-8译码器真值表

从表3不难看出，黄框和红框对应的其实就是一个带有使能端的2-4译码器，且使能端E控制着前后半端位数的输出结果。也就是说，一个3-8译码器可以由两个2-4译码器构成。同理，一个4-16译码器可以由两个3-8译码器构成，以此类推。

带有使能E的2-4译码器如下图所示。实际上就是在之前的代码上稍做修改，在这里我们就不详细写出来了，给大家自行练习的机会。

接下来，按照之前的分析，我们画出由两个2-4译码器组成的3-8译码器的结构。

以下是用Verilog写的一个3-8译码器，在程序里我们调用了两次2-4译码器的子模块。注意，子模块的文件需要和decode38文件放在同一个工程目录下，不然就成了隔壁老王了。

module decode38
(
  input wire [2:0] X,
  output wire [7:0] D
);
  decode24 upper    //调用第一个子模块，命名为upper  
    (
      .a(X[1:0]),    //将大模块的X1,X0与lower的A1,A0匹配
      .E(X[2]),     //将大模块的X2与lower的E匹配
      .Y(D[7:4])    //将大模块的D7-D4与lower的Y3-Y0匹配
    );


 decode24 lower    //调用第二个子模块，命名为lower
    (
      .a(X[1:0]),    //将大模块的X1,X0与lower的A1,A0匹配
      .E(!X[2]),    //将大模块的X2与lower的E匹配
      .Y(D[3:0])    //将大模块的D7-D4与lower的Y3-Y0匹配
    ); 
endmodule