基于FPGA的全新DSC并行译码器设计及理论

摘 要： 采用易于FPGA实现的归一化最小和算法，通过选取合适的归一化因子，将乘法转化成移位和加法运算。在高斯白噪声信道下，仿真该译码算法得出最佳的译码迭代次数，并结合Xilinx XC7VX485T资源确定量化位数。然后基于该算法和这3个参数设计了一种全新的、高速部分并行的DSC译码器。该译码器最大限度地实现了译码效率、译码复杂度、FPGA资源利用率之间的平衡，并在Xilinx XC7VX485T芯片上实现了该译码器，其吞吐率可达197 Mb/s。
 

0 引言

分布式信源编（DSC）解码较传统信道编解码而言，因其编码简单、译码复杂成为近年来通信领域的研究热点。DSC编码端各信源独立编码，译码端根据信源的相关性联合译码，从而降低了编码的复杂度，而把整个系统的复杂度转移到译码端，所以本文重点研究DSC译码器的设计。

Turbo码和LDPC码是实现DSC译码器的两种主要编码。在DSC译码过程中，Turbo码译码算法复杂、译码延时长且存在一定的不可检测错误，而LDPC码具有较大的灵活性、较低的差错平底特性、译码速度快、具有高效的译码迭代算法[1]，因此LDPC码更适合于实现DSC译码器。

LDPC码分为规则LDPC码和非规则LDPC码，非规则LDPC码的译码性能优于规则LDPC码，是目前己知的最接近Shannon限的码[2]，所以本文采用非规则LDPC码实现DSC译码器。

本文设计的DSC译码器具有反馈信道，根据当前联合译码的结果把译码判决信息反馈到编码端，但这种方法对实时性要求很高[3]，这是限制DSC译码器工程应用的一个重要因素。FPGA由于其强大的数据并行处理能力，能够做到数据处理的实时性、高效性。所以，FPGA能够解决DSC译码器反馈信道实时性的问题。

Log-BP算法、BP-Based算法、归一化最小和（NMS）算法是3种常用的DSC译码算法，这3种算法把一部分乘法用求和运算代替极大地减少了运算量。Log-BP算法修正了码长较长时概率 BP 译码算法计算不稳定的问题，但是仍然存在乘法运算不利于 FPGA实现。BP-Based算法虽然降低了运算量，但BP-Based 算法相对于Log-BP算法收敛速度慢，译码性能也不如前者[4]。NMS算法和BP-Based算法的复杂度几乎相同，若选取合适的归一化因子η，能将乘法用加法和移位操作代替，并且其译码性能与概率BP算法几乎一致[5]。因此，NMS算法在FPGA实现时被大量采用。

基于非规则LDPC码、FPGA、NMS译码算法3方面的优点，本文的主要工作是采用非规则LDPC码、运用NMS译码算法设计了一种全新的、实时高速的DSC译码器并在Xilinx XC7VX485T上实现了该译码器。该译码器的吞吐率可达197 Mb/s，具有较好的工程应用价值。

1 DSC译码器实现的理论基础

1.1 DSC的基本原理

假设Xi(i=1，2…N)是来自同一个系统的N个信源，这N个信源之间的相关性称为边信息，现对这N个信源进行独立编码，将编码后的N路信息传输到同一个译码节点，并结合边信息进行联合译码。因此，DSC系统的编码端极为简单，其复杂度主要体现在译码端。

1.2 基于非规则LDPC码的DSC系统

图1是非规则LDPC码实现DSC系统的框图，其中Xi(i=1，2…N)表示来自同一个系统的N个信源，DSC编码器和译码器根据非规则LDPC码的校验矩阵（H矩阵）而设计。

从图1中可知，非规则LDPC码实现DSC编解码系统的基本原理：信源Xi经过DSC编码器后输出信息位和校验信息，与传统译码相比，DSC编解码系统丢弃信息位并且经高斯白噪声（AWGN）信道每次只传输少量的校验位到DSC译码器，如此可以实现码率自适应并提高压缩效率。同时边信息经过虚拟信道传输到DSC译码器进行联合译码，如果此时能够正确译码就输出译码信息X’，否则进行反馈重传校验位继续译码，直至正确译码输出。

1.3 LDPC译码算法

NMS译码算法具体阐述如下：

设α2为AWGN信道的方差，yi表示接收到的信息，L(ci)为信道初始化信息，L(qij)为变量节点接收来自校验节点的信息，L(rji)为校验节点接收来自变量节点的信息，L(Qi)是变量节点接收到的全部信息，C(i)表示连接变量节点i的所有校验节点，C(i)j表示连接变量节点i中除j外的全部校验节点，C(j)i表示连接校验节点j中除i外的全部变量节点，η表示归一化因子。