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全栈芯片工程师

文章:92 被阅读:9.5w 粉丝数:22 关注数:0 点赞数:0

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成熟工艺流片成本下调,行业迎来新机遇!

在当前产能利用率低,加上产能陆续开出,尤其是中国大陆业者持续不断扩产的情况下,成熟制程的晶圆代工报价....
的头像 全栈芯片工程师 发表于 04-18 11:14 221次阅读

Gvim轻松掌握代码折叠方法

正常模式下常见的几个折叠命令: 命令速记: z+f+数字+Enter:创建折叠,从当前光标所在行折叠....
的头像 全栈芯片工程师 发表于 04-18 11:12 121次阅读
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芯片后仿之SDF 3.0解析(三)

本文接着解析SDF3.0的Timing Checks Entries、Timing Environm....
的头像 全栈芯片工程师 发表于 04-16 11:08 383次阅读
芯片后仿之SDF 3.0解析(三)

LEC低功耗检查时,这个错误是什么原因?

我们知道Cadecne发明的低功耗文件是CPF,Synopsys发明的低功耗文件格式是UPF
的头像 全栈芯片工程师 发表于 04-15 11:30 164次阅读
LEC低功耗检查时,这个错误是什么原因?

Synopsys推出一款低功耗静态规则检查工具—VCLP

VCLP(VC Low Power)是Synopsys提供的一款低功耗静态规则检查工具,它能够帮助验....
的头像 全栈芯片工程师 发表于 04-15 11:25 190次阅读
Synopsys推出一款低功耗静态规则检查工具—VCLP

SoC芯片的CAN总线基础知识详解(一)

CAN总线(Controller Area Network)是一种用于车辆、工业自动化和其他领域的高....
的头像 全栈芯片工程师 发表于 04-12 10:07 268次阅读
SoC芯片的CAN总线基础知识详解(一)

DVFS hierarchy低功耗A72后端实战案例

本项目采用hierarchy UPF方式划分了7个power domain、voltage doma....
的头像 全栈芯片工程师 发表于 04-08 09:24 143次阅读
DVFS hierarchy低功耗A72后端实战案例

浅析SoC芯片的DVFS技术

DVFS(Dynamic Voltage and Frequency Scaling)即动态电压频率....
的头像 全栈芯片工程师 发表于 04-05 09:52 1432次阅读
浅析SoC芯片的DVFS技术

DPHY在high-speed模式下有双向传输的功能吗?

DPHY在high-speed模式下有双向传输的功能吗?我看dphy的协议里有这么两段描述,不太理解....
的头像 全栈芯片工程师 发表于 04-03 09:18 142次阅读
DPHY在high-speed模式下有双向传输的功能吗?

字传输不变的3种大小端处理方式

大端,最高字节存储在最低的内存地址,小端则是最低有效字节存储在最低的内存地址。在Verilog中实现....
的头像 全栈芯片工程师 发表于 04-02 10:32 133次阅读
字传输不变的3种大小端处理方式

一文看懂从DDR1到DDR5的主要区别和特点

DDR内存技术自问世以来,已经经历了多代的迭代和优化。每一代DDR内存都在性能、容量、功耗和功能上有....
的头像 全栈芯片工程师 发表于 04-01 09:17 499次阅读

MCU与A²MCU究竟该如何选择?

算法全是指海思整个算法库包含完整的基础算法库,可以覆盖电机、电源、电池等多个场景,从类型上可以覆盖大....
的头像 全栈芯片工程师 发表于 03-29 10:55 278次阅读
MCU与A²MCU究竟该如何选择?

RTL代码明明存在于filelist指向路径下,为何VCS编译始终找不到?

并不是因为上述.vh代码不存在,而是由于^M换行符的存在造成的错误。gvim怎么显示^M换行符呢?这....
的头像 全栈芯片工程师 发表于 03-18 10:36 149次阅读
RTL代码明明存在于filelist指向路径下,为何VCS编译始终找不到?

低功耗DRC问题:power switch去哪了?

invs的M1蓝色走线总和STD CELL里面的M1 SHORT 怎么处理好?大概70多个short....
的头像 全栈芯片工程师 发表于 03-11 14:56 180次阅读
低功耗DRC问题:power switch去哪了?

请问在芯片的什么地方需要插入powercut呢?

不同的core电压和不同的IO电压之间,power island之间,数字和模拟电源之间都需要加入p....
的头像 全栈芯片工程师 发表于 03-11 14:12 212次阅读
请问在芯片的什么地方需要插入powercut呢?

uvm1.1升级为uvm1.2 uvm_report_server报错是何原因?

ISP算法仿真中,小编会用reference model调用DPI接口用C++ 算法实现pixel算....
的头像 全栈芯片工程师 发表于 03-04 14:18 214次阅读
uvm1.1升级为uvm1.2 uvm_report_server报错是何原因?

优化高性能CPU的ICG延迟设置

约束ICG的latency为-400ps,目的是把ICG从reg拉开400ps,如果不约束ICG的Q....
的头像 全栈芯片工程师 发表于 03-01 09:46 252次阅读
优化高性能CPU的ICG延迟设置

芯片后仿真deposit的用法简析

我们知道芯片上电后,没有POR复位的或者不带复位的寄存器q端要么处于1,要么处于0状态,对于仿真机器....
的头像 全栈芯片工程师 发表于 02-29 10:51 412次阅读
芯片后仿真deposit的用法简析

详解POCV/SOCV时序报告

时钟传播延迟Latency,通常也被称为插入延迟(insertion delay)。它可以分为两个部....
的头像 全栈芯片工程师 发表于 02-27 11:20 242次阅读
详解POCV/SOCV时序报告

芯片设计之CDC异步电路分析(五)

结构:同一个信号源头,两个同步处理器。这里提一下,有两个CDC分析工具的参数配置:
的头像 全栈芯片工程师 发表于 02-23 18:23 1427次阅读
芯片设计之CDC异步电路分析(五)

hierarchy partition后,为何maia_cpu做floorplan时候不见pin?

小编首先联想到partition是否将pin push下去,我们可以debug一下,回到maia_t....
的头像 全栈芯片工程师 发表于 02-23 10:11 148次阅读
hierarchy partition后,为何maia_cpu做floorplan时候不见pin?

请问一下DC与DCT DCG的区别在哪?

先进工艺不再wire load model进行静态时序分析,否则综合结果与后端物理电路差距很大,因此....
的头像 全栈芯片工程师 发表于 02-22 10:35 351次阅读
请问一下DC与DCT DCG的区别在哪?

12nm Cortex-A72后端实战

进阶版本的低功耗设计如下:7个power domain
的头像 全栈芯片工程师 发表于 02-20 10:48 222次阅读
12nm Cortex-A72后端实战

Cortex-A72应用实战

下面Cortex-A72培训营VIP学员问:单核CPU PR做完后,怎么输出数据到TOP去做多核的h....
的头像 全栈芯片工程师 发表于 01-24 10:17 251次阅读
Cortex-A72应用实战

芯片跨时钟域设计案例简析(一)

最经典的2DFF 1-bit同步器如下,下图结构通常用于单bit控制信号的异步处理
的头像 全栈芯片工程师 发表于 01-18 09:24 415次阅读
芯片跨时钟域设计案例简析(一)

低功耗设计之Power Switch Cell

CMOS电路中的功耗分为两部分:静态功耗和动态功耗;
的头像 全栈芯片工程师 发表于 01-16 09:39 598次阅读
低功耗设计之Power Switch Cell

低功耗PR设计简析

低功耗设计前,功耗为27.9mW。
的头像 全栈芯片工程师 发表于 01-03 10:05 200次阅读
低功耗PR设计简析

低功耗仿真实战

将MVSIM_NATIVE_DEMO文件夹拷贝出来,如下所示,LP、LP_DVE、LP_LPA文件夹....
的头像 全栈芯片工程师 发表于 12-29 11:48 359次阅读
低功耗仿真实战

​低功耗SoC的PR设计浅析

全芯片UPF低功耗设计(含DFT设计)
的头像 全栈芯片工程师 发表于 12-29 11:43 281次阅读
​低功耗SoC的PR设计浅析

JTAG经典问题解析

请问,JTAG有5个端口,为什么Trst是可选的复位端口?
的头像 全栈芯片工程师 发表于 12-27 10:30 287次阅读
JTAG经典问题解析