0
  • 聊天消息
  • 系统消息
  • 评论与回复
登录后你可以
  • 下载海量资料
  • 学习在线课程
  • 观看技术视频
  • 写文章/发帖/加入社区
创作中心

完善资料让更多小伙伴认识你,还能领取20积分哦,立即完善>

3天内不再提示

芯片验证工程师

文章:104 被阅读:10.6w 粉丝数:7 关注数:0 点赞数:3

广告

SystemVerilog的覆盖率建模方式

为了确保验证的完备性,我们需要量化验证目标。SystemVerilog提供了一套丰富的覆盖率建模方式....
的头像 芯片验证工程师 发表于 06-25 10:44 571次阅读

基于DUT内部寄存器值的镜像

寄存器模型保持着DUT内部寄存器值的 镜像(mirror) 。 镜像值不能保证是正确的,因为寄存器模....
的头像 芯片验证工程师 发表于 06-24 12:02 558次阅读

如何创建一个high-level和object-oriented的模型

UVM register layer classes用于为DUV中的memory-mapped寄存器....
的头像 芯片验证工程师 发表于 06-23 21:30 232次阅读
如何创建一个high-level和object-oriented的模型

浅析UVM中的Virtual Sequences

在一个系统级的验证环境中,多个验证组件并行地产生激励。测试用例开发者可能希望协调多个通道激励之间的时....
的头像 芯片验证工程师 发表于 06-20 09:28 932次阅读
浅析UVM中的Virtual Sequences

uvm中的Scoreboards介绍

在验证过程中让DUT进入特定场景只是验证的重要部分之一,验证环境还应该检查来自DUT的输出响应。
的头像 芯片验证工程师 发表于 06-20 09:19 918次阅读
uvm中的Scoreboards介绍

创建约束随机测试目标

为了实现验证目标,测试用例开发者需要控制测试激励的生成以覆盖特定的场景。测试用例开发者可以用下面这些....
的头像 芯片验证工程师 发表于 06-17 14:06 357次阅读
创建约束随机测试目标

创建UVM Testcase的步骤

在UVM中,Testcase是一个类,它封装了测试用例开发者编写的特定激励序列。
的头像 芯片验证工程师 发表于 06-15 09:41 957次阅读
创建UVM Testcase的步骤

验证组件配置参数

一些典型 的 验证组件 配 置参数示例:  一个agent可以被配置为 active 或者 pass....
的头像 芯片验证工程师 发表于 06-14 10:20 357次阅读
验证组件配置参数

可重用的验证组件中构建测试平台的步骤

本文介绍了从一组可重用的验证组件中构建测试平台所需的步骤。UVM促进了重用,加速了测试平台构建的过程....
的头像 芯片验证工程师 发表于 06-13 09:14 353次阅读
可重用的验证组件中构建测试平台的步骤

介绍从一组可重用的验证组件中构建测试平台所需的步骤

本文介绍了从一组可重用的验证组件中构建测试平台所需的步骤。UVM促进了重用,加速了测试平台构建的过程....
的头像 芯片验证工程师 发表于 06-13 09:11 289次阅读
介绍从一组可重用的验证组件中构建测试平台所需的步骤

在验证环境中开发Checks和Coverage的步骤

Checks和coverage是覆盖率驱动的验证流程的关键。在验证环境中,Checks和covera....
的头像 芯片验证工程师 发表于 06-12 09:18 906次阅读
在验证环境中开发Checks和Coverage的步骤

管理test case结束机制介绍

UVM中每个phase都有一个内置的objection ,为components和objects提供....
的头像 芯片验证工程师 发表于 06-11 09:35 348次阅读

在Sequencer上启动一个Sequence

Sequencer默认不执行任何Sequence。验证工程师可以通过调用start()启动一个Seq....
的头像 芯片验证工程师 发表于 06-10 09:10 496次阅读
在Sequencer上启动一个Sequence

基于UVM验证环境开发测试流程

验证环境用户需要创建许多测试用例来验证一个DUT的功能是否正确,验证环境开发者应该通过以下方式提高测....
的头像 芯片验证工程师 发表于 06-09 11:11 635次阅读
基于UVM验证环境开发测试流程

UVM中的uvm_do宏简析

uvm_do宏及其变体提供了创建、随机化和发送transaction items或者sequence....
的头像 芯片验证工程师 发表于 06-09 09:36 2903次阅读
UVM中的uvm_do宏简析

UVM driver和sequencer的通信

sequencer生成激励数据,并将其传递给driver执行。UVM类库提供了uvm_sequenc....
的头像 芯片验证工程师 发表于 06-07 11:58 1026次阅读
UVM driver和sequencer的通信

Easier UVM Code Generator Part 4:生成层次化的验证环境

本文使用Easier UVM Code Generator生成包含多个agent和interface....
的头像 芯片验证工程师 发表于 06-06 09:13 656次阅读

如何在生成的代码中使用UVM Register Layer?

寄存器模型一般可以使用工具生成或者从头开始编写
的头像 芯片验证工程师 发表于 06-05 14:14 453次阅读

创建Environment类

uvm environment 类是一个包含多个可重用的验证组件的类,它定义了测试用例所需的验证组件....
的头像 芯片验证工程师 发表于 06-04 16:28 315次阅读
创建Environment类

创建agent的步骤

agent(如下图)实例化并使用TLM连接driver、monitor和sequencer。
的头像 芯片验证工程师 发表于 06-01 09:05 504次阅读
创建agent的步骤

创建UVM Driver的步骤

Driver的作用是从sequencer中获得数据项,按照接口协议将数据项驱动到总线上。
的头像 芯片验证工程师 发表于 05-30 09:22 687次阅读
创建UVM Driver的步骤

UVM验证环境开发之建模激励数据

作为DUT的激励对象。
的头像 芯片验证工程师 发表于 05-29 14:57 485次阅读
UVM验证环境开发之建模激励数据

层次化的UVM TLM连接

TLM接口的使用将验证环境中的每个组件与其他组件隔离。验证环境实例化一个组件,并完成其ports/e....
的头像 芯片验证工程师 发表于 05-29 14:51 411次阅读
层次化的UVM TLM连接

UVM Transaction-Level验证组件

如下图所示,UVM中的TLM接口为组件之间Transaction的发送和接收提供了一套统一的通信方法....
的头像 芯片验证工程师 发表于 05-29 09:31 389次阅读
UVM Transaction-Level验证组件

深度剖析UVM中的Analysis port

Analysis port  每个组件通过其TLM接口与系统中的其他组件进行通信,用于给DUT发送激....
的头像 芯片验证工程师 发表于 05-28 09:39 1298次阅读
深度剖析UVM中的Analysis port

UVM TLM的基本概念介绍

在UVM中,transaction 是一个类对象,它包含了建模两个验证组件之间的通信所需的任何信息。
的头像 芯片验证工程师 发表于 05-24 09:17 1212次阅读
UVM TLM的基本概念介绍

典型的UVM Testbench架构

UVM类库提供了通用的代码功能,如component hierarchy、transaction l....
的头像 芯片验证工程师 发表于 05-22 10:14 1270次阅读
典型的UVM Testbench架构

UVM Transaction-Level Modeling (TLM)概述

验证生产力的关键之一是在一个合适的抽象级别上考虑验证问题。也就是说,在验证DUT时应该创建一个支持适....
的头像 芯片验证工程师 发表于 05-22 09:58 422次阅读

Easier UVM Code Generator Part 2:添加用户定义的代码

在本文中,我们将进一步实现monitor和coverage collector components....
的头像 芯片验证工程师 发表于 05-20 09:45 461次阅读

Easier UVM Code Generator Part 1: 运行仿真

在运行uvm代码生成器后,我们现在可以开始运行仿真。同样,我们将命令行放入脚本文件中
的头像 芯片验证工程师 发表于 05-19 09:18 481次阅读