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芯片验证工程师

文章:104 被阅读:26.6w 粉丝数:9 关注数:0 点赞数:3

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SystemVerilog中的fork-join

在fork-join语句块中,每个语句都是并发进程。在这个语句块中,父进程一直被阻塞,直到所有由“f....
的头像 芯片验证工程师 发表于 12-09 11:58 3254次阅读

SystemVerilog中的fork-join_any

fork-join_any和fork-join有所不同,fork-join_any的父进程一直阻塞,....
的头像 芯片验证工程师 发表于 12-09 09:05 2914次阅读

SystemVerilog中的always语句块

“always”关键字意味着这个语句块“总是”一直执行。大多数时候“always”后面跟一个边沿事件....
的头像 芯片验证工程师 发表于 12-06 09:47 3369次阅读

SystemVerilog中的“let”语法

相比`define的全局scope,“let” 可以只作用在局部scope。
的头像 芯片验证工程师 发表于 12-05 10:55 2913次阅读

SystemVerilog中带参数的let介绍

在上面的例子中,“let”中包含2个参数“p”和“q”。
的头像 芯片验证工程师 发表于 12-05 10:38 1700次阅读

参数化Class中的静态属性

static属性一般是在编译的时候就已经分配了内存,并被这个类的所有实例共享, 也就是在仿真时....
的头像 芯片验证工程师 发表于 12-02 09:17 2156次阅读

SystemVerilog语言中的Upcasting和Downcasting概念解析

要想理解清楚SystemVerilog语言中的Upcasting和Downcasting概念,最好的....
的头像 芯片验证工程师 发表于 11-24 09:58 2438次阅读

SV功能覆盖率中的wildcard bin介绍

在上图中,可以用wildcard ' x '或' z '或&....
的头像 芯片验证工程师 发表于 11-23 11:39 5823次阅读

功能覆盖率应该包含哪些内容?

如果某个场景已经使用了covergroup覆盖,就不需要使用SVA cover重复覆盖
的头像 芯片验证工程师 发表于 11-22 17:51 2125次阅读

SystemVerilog中的类的赋值

当我们声明一个类时还没有分配内存,只有在实例化(new())时才会分配内存。这个时候对象句柄指向被分....
的头像 芯片验证工程师 发表于 11-21 10:35 1629次阅读

SystemVerilog中的Shallow Copy

SystemVerilog中的句柄赋值和对象复制的概念是有区别的。
的头像 芯片验证工程师 发表于 11-21 10:32 1597次阅读

怎样去使用SystemVerilog中的Static方法呢

在systemverilog中方法也可以声明为“static”。静态方法意味着对类的所有对象实例共享....
的头像 芯片验证工程师 发表于 11-18 09:31 1921次阅读

SystemVerilog中的类的继承

继承是基于类的面向对象编程(object-oriented pro - gramming)的最重要特....
的头像 芯片验证工程师 发表于 11-15 09:47 1645次阅读

coverpoint是什么意思

“oc”是Coverpoint的名称。‘oc’覆盖了2比特变量‘offset’。由于没有指定收集哪些....
的头像 芯片验证工程师 发表于 11-14 15:05 3599次阅读

什么是covergroup?covergroup关键语法有哪些

“covergroup”是一种用户定义的类型,以在同一个事件触发时采样相应的变量值。
的头像 芯片验证工程师 发表于 11-14 12:01 3026次阅读

SystemVerilog中的package和`include有什么不同?

肯定很多人会问为什么有的地方使用package,有的地方使用`include,二者是不是等价的呢?
的头像 芯片验证工程师 发表于 11-14 10:53 2670次阅读

SystemVerilog中class的基本概念

class,是面向对象编程(object-oriented programming (OOP))的基....
的头像 芯片验证工程师 发表于 11-14 09:11 2733次阅读

SystemVerilog中class是什么意思

class,是面向对象编程(object-oriented programming (OOP))的基....
的头像 芯片验证工程师 发表于 11-14 09:11 2266次阅读

SystemVerilog中的Packed Union

packed union相比unpacked union最大的一个区别就是,在packed unio....
的头像 芯片验证工程师 发表于 11-12 09:05 1770次阅读

SystemVerilog中的Unpacked Unions

unpacked union中各个成员的大小可以是不同的。
的头像 芯片验证工程师 发表于 11-11 09:33 1248次阅读

SystemVerilog中的tagged Unions是什么

tagged union包含一个隐式成员,该成员存储tag,也就是标记,它表示这个union最终存储....
的头像 芯片验证工程师 发表于 11-10 10:02 2155次阅读

Systemverilog中的union

SystemVerilog union允许单个存储空间以不同的数据类型存在,所以union虽然看起来....
的头像 芯片验证工程师 发表于 11-09 09:41 1581次阅读

SV Structure作为module的input/output

在SV中可以使用结构体作为模块的输入或输出,这使得它可以更加清晰地传递更多的信号,以简化RTL代码,....
的头像 芯片验证工程师 发表于 11-08 09:51 1635次阅读

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SystemVerilog中的struct

SystemVerilog“struct”表示相同或不同数据类型的集合。
的头像 芯片验证工程师 发表于 11-07 10:18 3486次阅读

SystemVerilog中的Packed Structure

一个packed structure有很多的bits组成,这些bit在物理上连续存储。packed ....
的头像 芯片验证工程师 发表于 11-07 10:17 3403次阅读

SystemVerilog中的package

SystemVerilog packages提供了对于许多不同数据类型的封装,包括变量、task、f....
的头像 芯片验证工程师 发表于 11-07 09:44 1971次阅读

SystemVerilog中可以嵌套的数据结构

SystemVerilog中除了数组、队列和关联数组等数据结构,这些数据结构还可以嵌套。
的头像 芯片验证工程师 发表于 11-03 09:59 2900次阅读

systemverilog和verilog的区别

队列同样可以保存类对象,这在验证环境中是非常有用的,下面是一个例子。
的头像 芯片验证工程师 发表于 11-01 09:50 3200次阅读

SystemVerilog中的关联数组

关联数组实际上是一种查找表,内存空间直到被使用时才会分配,每个数据项都会有一个特定的“键(索引)”,....
的头像 芯片验证工程师 发表于 10-31 10:12 4963次阅读