ADCLK846：低抖动低功耗时钟扇出缓冲器的卓越之选

在电子工程师的日常设计工作中，时钟信号的处理至关重要，它直接影响着整个系统的性能和稳定性。今天，我们就来深入探讨一款高性能的时钟扇出缓冲器——ADCLK846，看看它在低抖动和低功耗方面有着怎样出色的表现。

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一、ADCLK846 概述

ADCLK846 是一款专为低抖动和低功耗操作而优化的 1.2 GHz/250 MHz、LVDS/CMOS 时钟扇出缓冲器。它具有多种可配置的输出选项，从 6 路 LVDS 输出到 12 路 CMOS 输出，还支持 LVDS 和 CMOS 输出的组合，为不同的应用场景提供了极大的灵活性。该器件采用 24 引脚 LFCSP 封装，工作温度范围为 -40°C 至 +85°C，适用于各种工业环境。

二、关键特性

1. 输出选择灵活

可选择 LVDS 或 CMOS 输出，最多支持 6 路 LVDS（最高 1.2 GHz）或 12 路 CMOS（最高 250 MHz）输出，满足不同系统对时钟信号类型和数量的需求。

2. 低功耗运行

每通道功耗小于 16 mW（100 MHz 工作时），有效降低了系统的整体功耗，延长了设备的续航时间，尤其适用于对功耗敏感的应用场景。

3. 低抖动性能

集成抖动低至 54 fs（12 kHz 至 20 MHz），宽带抖动仅为 100 fs，确保了时钟信号的高精度和稳定性，减少了信号传输中的误差和干扰。

4. 快速响应时间

LVDS 输出的传播延迟仅为 2.0 ns，上升/下降时间为 135 ps，输出间的偏斜为 65 ps，能够快速准确地响应时钟信号的变化，提高系统的实时性能。

5. 睡眠模式

支持睡眠模式，通过引脚可编程控制，可在不需要时钟信号时将设备置于低功耗状态，进一步节省能源。

6. 单电源供电

采用 1.8 V 电源供电，简化了电源设计，降低了系统成本。

三、电气特性

1. 时钟输入

• 输入频率范围为 0 至 1200 MHz，可适应不同频率的时钟信号输入。
• 差分输入灵敏度为 150 mV p-p，单端输入灵敏度同样为 150 mV p-p，确保了对微弱信号的有效检测。
• 输入共模电压范围为 VS/2 - 0.1 V 至 VS/2 + 0.05 V，输入共模范围为 0.4 VS - 0.4 V，具有较好的抗干扰能力。

2. 时钟输出

LVDS 输出

• 输出频率最高可达 1200 MHz，差分输出电压典型值为 344 mV，偏移电压为 1.25 V。
• 短路电流为 3 至 6 mA，确保了输出信号的稳定性和可靠性。

CMOS 输出

• 输出频率最高为 250 MHz，输出高电压为 VS - 0.1 V 至 VS - 0.35 V，输出低电压为 0.1 V 至 0.35 V，参考电压为 VS/2 - 0.1 V 至 VS/2 + 0.1 V。
• 输出电阻为 60 Ω，输出电流为 500 µA，能够满足大多数负载的驱动需求。

3. 时序特性

LVDS 输出

• 输出上升/下降时间典型值为 135 ps，传播延迟为 1.5 至 2.7 ns，温度系数为 2.0 ps/°C。
• 同一器件上所有 LVDS 输出的偏斜为 65 ps，跨多个器件的偏斜为 390 ps。

CMOS 输出

• 输出上升/下降时间典型值为 525 ps，传播延迟为 2.5 至 4.2 ns，温度系数为 2.2 ps/°C。
• 同一器件上所有 CMOS 输出的偏斜为 640 ps。

4. 时钟相位噪声

• CLK - TO - LVDS 绝对相位噪声在 1000 MHz 输入时，不同偏移频率下表现出色，如在 10 Hz 偏移时为 -90 dBc/Hz，在 10 MHz 偏移时为 -146 dBc/Hz。
• CLK - TO - CMOS 绝对相位噪声在 200 MHz 输入时，也具有良好的性能，如在 10 Hz 偏移时为 -100 dBc/Hz，在 10 MHz 偏移时为 -156 dBc/Hz。

5. 逻辑和电源特性

控制引脚

• 控制引脚（CTRL_A、CTRL_B、SLEEP）的逻辑 1 电压为 VS - 0.4 V，逻辑 0 电压为 0.4 V，逻辑 1 电流为 5 至 20 μA，逻辑 0 电流为 -5 至 +5 μA，电容为 2 pF。

电源

• 电源电压要求为 1.8 V ± 5%，LVDS 输出在 100 MHz 时电流为 55 至 70 mA，在 1200 MHz 时电流为 110 至 130 mA；CMOS 输出在 100 MHz 时电流为 75 至 95 mA，在 250 MHz 时电流为 155 至 190 mA。
• 睡眠模式下电流仅为 3 mA，电源抑制比方面，LVDS 为 0.9 ps/mV，CMOS 为 1.2 ps/mV。

6. 绝对最大额定值

• 电源电压 VS 至 GND 最大为 2 V，输入和输出电压范围为 -0.3 V 至 +2 V，工作温度范围为 -40°C 至 +85°C，结温最大为 150°C，存储温度范围为 -65°C 至 +150°C。

四、功能描述

1. 时钟输入

ADCLK846 的差分输入内部自偏置，通过电阻分压器设置输入的共模电平。互补输入比真实输入低约 30 mV，以避免输入信号停止时产生振荡。输入可以采用交流耦合或直流耦合方式，支持多种逻辑电平，如 LVPECL、LVDS、HSTL、CML 和 CMOS，具体的输入逻辑兼容性可参考相关表格。

2. 交流耦合应用

当需要交流耦合时，ADCLK846 提供两种选择。一种是无需外部元件（除了隔直电容），直接将参考信号耦合到时钟输入引脚；另一种是使用 VREF 引脚设置直流偏置电平，通过电阻将 VREF 引脚连接到 CLK 和 CLK，这种方法可以实现更低阻抗的信号端接。

3. 时钟输出

每个输出通道可以是差分 LVDS 输出或两个同相的单端 CMOS 输出。当 LVDS 驱动器启用时，对应的 CMOS 驱动器处于三态；当 CMOS 驱动器启用时，对应的 LVDS 驱动器断电并处于三态。

4. 控制和功能引脚

• CTRL_A 用于选择输出 1 和输出 0 的逻辑类型，高电平为 CMOS，低电平为 LVDS，该引脚有内部 200 kΩ 下拉电阻。
• CTRL_B 用于选择输出 5 至输出 2 的逻辑类型，同样高电平为 CMOS，低电平为 LVDS，也有内部 200 kΩ 下拉电阻。
• SLEEP 引脚用于控制睡眠模式，高电平有效，将输出置于高阻态，该引脚也有 200 kΩ 下拉电阻，且在睡眠模式下控制引脚仍可正常工作。

5. 电源供应

ADCLK846 需要 1.8 V ± 5% 的电源供应，建议在 PCB 上对电源进行充分的电容旁路（>10 μF），并在所有电源引脚附近使用 0.1 μF 的电容进行旁路。器件封装上的暴露金属焊盘不仅是电气连接，还具有散热功能，必须正确连接到地，以确保良好的热传导。

五、应用信息

1. ADC 时钟应用

高速模数转换器（ADC）对采样时钟的质量非常敏感，时钟的噪声、失真和抖动会影响 ADC 的输出信号。ADCLK846 的 LVDS 输出提供差分时钟输出，能够有效减少 PCB 上的噪声干扰，提高转换器的 SNR 性能。在选择时钟/转换器解决方案时，需要考虑 ADC 的输入要求，如差分或单端、逻辑电平、端接方式等。

2. LVDS 时钟分配

ADCLK846 的 LVDS 输出采用电流模式输出级，标称电流为 3.5 mA，在 100 Ω 电阻上可产生 350 mV 的输出摆幅，符合 ANSI/TIA/EIA - 644 规范。推荐的 LVDS 输出端接电路可参考相关文档，若需要交流耦合，可在 100 Ω 端接电阻前后放置去耦电容。

3. CMOS 时钟分配

ADCLK846 的输出驱动器也可配置为 CMOS 驱动器，输出为 1.8 V CMOS 兼容。在使用单端 CMOS 时钟时，建议采用点对点连接，每个驱动器只连接一个接收器，以简化端接方案并减少输出线上的振铃。通常需要在源端进行串联端接，电阻值根据电路板设计和时序要求而定，一般为 10 Ω 至 100 Ω。同时，CMOS 输出对电容负载和走线长度有一定限制，建议走线长度小于 3 英寸，以保证信号的上升/下降时间和完整性。

4. 输入端接选项

对于单端操作，应将未使用的输入旁路到地。不同的输入逻辑电平有不同的端接方式，可参考相关的典型配置图，如使用 VREF 引脚可实现低阻抗端接并消除 30 mV 的输入偏移。

六、总结

ADCLK846 作为一款高性能的时钟扇出缓冲器，在低抖动、低功耗、输出灵活性等方面表现出色，适用于多种应用场景，如无线通信、有线通信、医疗和工业成像、ATE 和高性能仪器等。电子工程师在设计时钟分配和信号恢复电路时，可以考虑选择 ADCLK846，以提高系统的性能和稳定性。你在实际设计中是否使用过类似的时钟扇出缓冲器？遇到过哪些问题？欢迎在评论区分享你的经验和见解。