10 - MHz至66 - MHz，10:1 LVDS串行器/解串器SN65LV1023A - EP与SN65LV1224B - EP的技术剖析

在电子设计领域，高速数据传输一直是一个关键的研究方向。SN65LV1023A - EP和SN65LV1224B - EP这对10位串行器/解串器芯片组，专为在10 MHz至66 MHz的时钟速度下通过差分背板或非屏蔽双绞线（UTP）传输数据而设计，为高速数据传输提供了一种可靠的解决方案。下面我们将深入探讨它们的特性、功能、电气参数等方面。

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特性亮点

1. 温度与制造支持

该芯片组具有扩展的温度性能，能在 - 55°C至125°C的环境下稳定工作。同时，它采用了受控基线，即单一装配/测试地点和单一制造地点，这有助于提高产品的一致性和可靠性。此外，它还提供了增强的制造资源减少（DMS）支持和产品变更通知，确保了产品在整个生命周期内的稳定供应。

2. 低功耗与同步特性

在66 MHz时，芯片组的功耗典型值小于450 mW，具有较低的功耗。它还具备同步模式，可实现更快的锁定，并且有锁定指示器，方便用户监控工作状态。另外，PLL无需外部组件，简化了设计。

3. 数据带宽与封装优势

芯片组支持100 - Mbps至660 - Mbps的串行LVDS数据，在10 - MHz至66 - MHz的系统时钟下具有较高的有效数据带宽。它提供28 - 引脚SSOP和节省空间的5 × 5 mm QFN封装，并且引脚兼容，方便PCB布局。同时，时钟上的可编程边缘触发功能进一步提高了设计的灵活性。

功能描述

1. 工作状态

芯片组具有初始化模式、同步模式、数据传输模式、掉电模式和高阻抗模式五种工作状态。

• 初始化模式：在数据传输开始之前，需要对串行器和解串器的PLL进行初始化，使其与本地时钟同步。当VCC施加到器件时，输出进入高阻抗状态，直到VCC达到2.45V，PLL开始锁定本地时钟。
• 同步模式：解串器的PLL必须与串行器同步才能接收有效数据。同步可以通过快速同步或随机锁定同步两种方式实现。快速同步通过串行器发送特定的SYNC模式，使解串器在确定的时间内锁定；随机锁定同步则允许解串器在没有特殊SYNC模式的情况下锁定数据流，适用于开环应用和热插拔场景。
• 数据传输模式：初始化和同步完成后，串行器接收并行数据，并使用TCLK输入锁存数据。数据在内部添加起始和停止位后，以12倍TCLK频率的速率从串行数据输出发送。
• 掉电模式：当不需要数据传输时，可以使用掉电模式来降低功耗。在掉电模式下，PLL停止工作，输出进入高阻抗状态。
• 高阻抗模式：当DEN引脚为低电平时，串行器进入高阻抗模式；当REN引脚为低电平时，解串器进入高阻抗模式。

2. 同步模式的细节

同步模式是芯片组的一个重要特性，下面我们详细介绍同步模式下的同步模式生成和同步过程。

• 同步模式生成：当SYNC1或SYNC2保持高电平至少6T（T = 1个refclk周期）时，串行线上会生成1026T的SYNC模式。在这1026个周期的SYNC模式传输期间，不需要一直保持SYNC1或SYNC2为高电平。根据SYNC1或SYNC2保持高电平的时间不同，会有不同的SYNC模式生成情况。
• 同步过程：解串器通过检测LVDS输入的边缘转换来尝试锁定嵌入式时钟信息。当解串器锁定LVDS数据时，LOCK输出变为低电平，表示解串器已成功锁定。

电气参数

1. 绝对最大额定值

芯片组的绝对最大额定值规定了其在各种条件下的最大承受能力，包括电压、电流、温度等方面。例如，Vcc到GND的电压范围为 - 0.3V至4V，LVTTL输入电压范围为 - 0.3V至（Vcc + 0.3 V），静电放电HBM可达6kV等。超过这些额定值可能会导致器件永久性损坏。

2. 推荐工作条件

推荐工作条件给出了芯片组在正常工作时的最佳参数范围。例如，DVCC和AVCC的电压范围为3V至3.6V，TCLK的频率范围为10 MHz至66 MHz等。在这些条件下，芯片组能够发挥最佳性能。

3. 电气特性

电气特性详细描述了芯片组的各种电气参数，包括LVCMOS/LVTTL直流规格、LVDS直流规格、串行器和解串器的开关特性等。例如，LVDS输出差分电压（DO +） - （DO -）的典型值为450 mV，串行器的PLL锁定时间为1026xtTCP等。这些参数对于设计和验证电路至关重要。

应用建议

1. 差分走线和端接

芯片组的性能受传输介质特性的影响。在设计时，应使用受控阻抗介质，并在传输线的接收端进行端接，以匹配介质的特性阻抗。建议使用平衡电缆，如双绞线或紧密排列的差分走线，以减少噪声干扰。同时，要保持电缆或走线的长度匹配，以减少偏斜。

2. 拓扑结构

芯片组可以在多种拓扑结构下工作，常见的有单点端接点对点连接、多点配置和多串行器/解串器在同一差分总线上的配置。不同的拓扑结构需要不同的端接方式和负载匹配，以确保信号的稳定传输。例如，单点端接点对点连接中，在解串器端使用单个端接电阻；多点配置中，在总线的远端使用50 - kΩ电阻进行端接。

总结

SN65LV1023A - EP和SN65LV1224B - EP芯片组以其出色的特性和功能，为10 - MHz至66 - MHz的高速数据传输提供了可靠的解决方案。在实际应用中，电子工程师需要根据具体的设计需求，合理选择工作模式、优化PCB布局、匹配端接电阻等，以充分发挥芯片组的性能。同时，要严格遵守其绝对最大额定值和推荐工作条件，确保器件的可靠性和稳定性。大家在使用这对芯片组进行设计时，有没有遇到过什么特别的问题呢？欢迎在评论区分享交流。