Chiplet在先进封装中的重要性

Chiplet标志着半导体创新的新时代，封装是这个设计事业的内在组成部分。然而，虽然Chiplet和封装技术携手合作，重新定义了芯片集成的可能性，但这种技术合作并不是那么简单和直接。

在芯片封装中，裸芯片封装在带有电触点的支撑盒中。外壳保护裸模免受物理伤害和腐蚀，并将芯片连接到PCB上。这种形式的芯片封装已经存在了几十年。

但由于摩尔定律的放缓和单片集成电路制造成本的增加，该行业开始采用先进的封装技术，如硅中间层。先进的封装也增加了成本，通常只有服务于高性能计算（HPC）应用的大型芯片才能负担得起。

此外，先进的封装解决方案还会增加设计的复杂性。例如，中间体需要一块额外的硅，这就限制了设计人员可以放在芯片上的空间。此外，硅中间层限制了系统级封装（system-in-package，简称SiP）的整体尺寸，从而降低了晶圆测试覆盖率。这反过来又会影响良率，增加总拥有成本，并延长生产周期。

Chiplet承诺更小的SiP占用空间和更低的功耗。换句话说，与先进的封装技术相比，Chiplet可以在使用标准封装的情况下实现类似的带宽、能率和延迟。

Chiplet将单片集成电路分成多个功能块，将功能块重新构成单独的Chiplet，然后在封装级重新组装它们。但是Chiplet之间必须通过密集、快速和高带宽的连接进行通信。这就是它与封装微妙关系显现出来的地方。

标准封装还是高级封装？

EliyanCEO Ramin Farjadrad表示，Chiplet消除了先进封装的缺点和局限性。Eliyan等公司正在展示标准封装中的die-to-die实现。Farjadrad表示，这可以创建更大的SiP解决方案，以更低的成本和更高的良率实现更高的单功率性能。

Farjadrad开发了BoW（bunch of wires）chiplet系统，该系统后来被OCP采用作为互连标准。然而，现在业界正在围绕UCIe接口进行联合，该接口旨在通过开源设计标准化芯片之间的die-to-die互连。

UCIe联盟将chiplet市场分为两大类：标准的2D封装技术和更先进的2.5D封装技术，如晶圆基板上的芯片（CoWoS）和嵌入式多晶片互连桥接（EMIB）。高级封装选项，如CoWoS和EMIB，提供更高的带宽和密度。

这证明了封装在chiplet设计中的关键作用，以及它如何影响chiplet的性能。以英特尔最近在其年度活动“创新2023”上展示的基于chiplet的UCIe连接测试芯片为例。该公司在英特尔3制程节点上制造芯片，并将其与在台积电N3E节点上制造的Synopsys UCIe IPchiplet配对。这两个chiplet通过英特尔的EMIB接口互连。

Chiplet封装生态系统

不出所料，半导体行业开始看到封装和chiplet交叉的举措。首先，法拉第科技推出了2.5D/3D封装服务，声称可以促进多源chiplet的无缝集成。总部位于台湾新竹的法拉第正与晶圆厂和OSAT供应商密切合作，以确保在提供这些服务的同时满足产能、良率、质量、可靠性和生产计划要求。

其次，西门子EDA推出了一款面向多die架构的DFT解决方案，可在单个器件中垂直连接die（3D IC）或并排连接die（2.5D）。Tessent多模软件解决方案可以生成die-to-die的互连模式，并使用BSDL支持封装级测试。

根据Yole Intelligence计算和软件解决方案高级分析师John Lorenz的说法，采用chiplet方法进行IC设计的经济性与互连和封装解决方案的成本和成熟度密切相关。然而，虽然接口和互连技术正在赢得人们的关注，但封装在chiplet设计中的作用却还没受到应有的关注。

这种情况可能会随着UCIe标准的出现而改变，该标准旨在在封装级别创建通用互连。它的目标是为chiplet提供一个充满活力的多供应商生态系统，因此半导体公司可以简单地从其他设计人员那里选择chiplet，并以最少的设计和验证工作将其集成到自己的设计中。

归根结底，chiplets将满足标准封装和先进封装解决方案的需求。在设计过程的早期阶段，设计工程师必须为他们的chiplet确定最佳的封装结构，以及die尺寸、衬底、凸距、功耗分析和热模拟等。

但有一点是明确的：封装技术与芯片设计的未来有着内在的联系。当谈到chiplet封装时，没有放之四海而皆准的解决方案。

原文链接：

https://www.eetimes.com/how-the-worlds-of-chiplets-and-packaging-intertwine/