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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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verilog技术

Verilog中跨模块调用的两种不同方式的优缺点讨论

在写Verilog TestBench，为了更方便更抽象地对底层模块内部的信号进行控制，经常会使用到跨模块调用的方式，这个就叫做Cross Module...

2023-06-06 标签：Verilog DUT 3403 0

systemverilog中的assertion用法整理

时序电路讲究建立时间、保持时间需要留有裕量。这也说明了，在电路中信号的顺序以及之间的时序关系十分重要。

2023-06-06 标签：Verilog 时序电路 VCS 2356 0

使用VCS观察Verilog二维数组仿真值的方法

FIR设计过程中，不可避免使用到reg/wire的二维数组；

2023-06-06 标签：FIR Verilog VCS 2408 0

边沿检测电路设计

对于8位向量中的每个位，检测输入信号何时从一个时钟周期的0变为下一个时钟周期的1（类似于上升沿检测）。应在从0到1的跳变发生后的周期内设置输出位。

2023-06-05 标签：检测电路 Verilog 状态机 584 0

verilog中的task用法介绍

任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行

2023-06-05 标签：寄存器 Verilog 全加器 990 0

SystemVerilog实用知识点：覆盖率之Function Coverage

SystemVerilog是一名芯片验证工程师，必须掌握的一门语言，其中Function Coverage是必须要懂的知识点之一；

2023-06-04 标签：Verilog 时钟 DUT 4153 0

数字设计笔试Verilog手撕代码—累加器

实现累加器的加法器例化的个数。按照原文大佬的设计方法，因为数据连续且加法器的延迟周期是2，使用使用一个实现累加，会有一半的数据丢失。

2023-06-02 标签：寄存器 Verilog 加法器 1809 0

介绍Verilog的2大类时序控制方法

Verilog 提供了 2 大类时序控制方法：时延控制和事件控制。事件控制主要分为边沿触发事件控制与电平敏感事件控制。

2023-06-02 标签：Verilog 触发器时序控制器 680 0

在Verilog中利用函数将重复性的行为级设计进行提取

在 Verilog 中，可以利用任务（关键字为 task）或函数（关键字为 function），将重复性的行为级设计进行提取，并在多个地方调用，来避免重...

2023-06-02 标签：寄存器 Verilog 数码管 869 0

Verilog仿真激励举例

Verilog 代码设计完成后，还需要进行重要的步骤，即逻辑功能仿真。仿真激励文件称之为 testbench，放在各设计模块的顶层，以便对模块进行系统性...

2023-06-02 标签：寄存器 Verilog C语言 1134 0

设计Verilog时为什么要避免Latch的产生呢？

锁存器（Latch），是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值。仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。

2023-06-02 标签：FPGA设计寄存器 Verilog 1265 0

谈谈Verilog/System Verilog和C的几种交互模式

PLI全称 Program Language Interface，程序员可以通过PLI在verilog中调用C函数，这种访问是双向的。

2023-06-01 标签：编码器 Verilog TLM 938 0

Verilog任务与函数的区别

和函数一样，任务（task）可以用来描述共同的代码段，并在模块内任意位置被调用，让代码更加的直观易读。

2023-06-01 标签：Verilog 时序控制器 CLK 1044 0

用Verilog函数实现一个数据大小端转换的功能

在 Verilog 中，可以利用任务（关键字为 task）或函数（关键字为 function），将重复性的行为级设计进行提取，并在多个地方调用，来避免重...

2023-06-01 标签：寄存器 Verilog 数码管 1025 0

Verilog编码风格的建议

良好的编码风格，有助于代码的阅读、调试和修改。虽然 Verilog 代码可以在保证语法正确的前提下任意编写，但是潦草的编码风格往往是一锤子买卖。

2023-06-01 标签：寄存器 Verilog RTL 497 0

Verilog状态机的类型

有限状态机（Finite-State Machine，FSM），简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。

2023-06-01 标签：Verilog RTL 有限状态机 1328 0

Verilog数值转换知识总结

本节主要对有符号数的十进制与二进制表示以及一些数值变换进行简单的总结。

2023-06-01 标签：二进制 Verilog 659 0

Verilog中阻塞和非阻塞赋值金规

对于VerilogHDL语言中，经常在always模块中，面临两种赋值方式：阻塞赋值和非阻塞赋值。对于初学者，往往非常迷惑这两种赋值方式的用法，本章节主...

2023-06-01 标签：模块 Verilog HDL 574 0

谈谈system Verilog 和C的交互

PLI全称 Program Language Interface，程序员可以通过PLI在verilog中调用C函数，这种访问是双向的。这些用户定义的系统...

2023-05-31 标签：cpu Verilog c函数 392 0

Verilog除法器设计

取被除数的高几位数据，位宽和除数相同（实例中是 3bit 数据）。

2023-05-30 标签：寄存器 Verilog 除法器 820 0

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