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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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Testbench的基本组成和设计规则

对于小型设计来说，最好的测试方式便是使用TestBench和HDL仿真器来验证其正确性。一般TestBench需要包含这些部分：实例化待测试设计、使...

2023-09-01 标签：fpga 仿真器 Verilog 546 0

阻塞赋值与非阻塞赋值区别异步复位、同步复位和异步复位同步撤销

前不久一位朋友发来一道验证题，虽然题目不是很复杂，但是琢磨了下感觉其中需要掌握的内容还是很多的，正所谓麻雀虽小五脏俱全。下面将对此题涉及的一些内容进行挖...

2023-08-31 标签：仿真信号 Verilog 440 0

基于Verilog的同步FIFO的设计方法

同步FIFO的设计主要包括读写地址的产生、数据的读写、以及状态的控制。下面我们将分别介绍这三个方面的设计。

2023-08-31 标签：soc fifo Verilog 304 0

调制解调verilog程序开发需求

功能需求：开发调制解调verilog程序。要求数据上行速率1.25Gbps以上。下行速率较低，100M以上即可。程序包括：发射调制（数据编码等）、接收解...

2023-08-30 标签：调制解调无线通信 Verilog 493 0

soc中的组合逻辑和时序逻辑应用说明

芯片设计是现代电子设备的重要组成部分，其中组合逻辑和时序逻辑是芯片设计中非常重要的概念。组合逻辑和时序逻辑的设计对于构建复杂的电路系统至关重要。

2023-08-30 标签：芯片逻辑电路 soc 886 0

二十进制编码器及Verilog HDL描述 Verilog HDL程序的基本结构及特点

节通过硬件描述语言Verilog HDL对二十进制编码器的描述，介绍Verilog HDL程序的基本结构及特点。

2023-08-28 标签：编码器 Verilog HDL 1415 0

IC设计的难点在哪里？

一般来说，coding的难度并不是特别大，如果有详细的设计文档，以及较好的coding经验，完成代码实现问题不大。 IC圈有一句话叫：一千个人眼中...

2023-08-23 标签：寄存器 IC设计 Verilog 239 0

Verilog设计规范包括哪些内容

本文包含以下几方面内容，程序设计，模块例化、运算符，模块设计模板目标：用最简单，最简洁的方式，设计最易读，最高效的代码

2023-08-17 标签：寄存器 IC设计 Verilog 290 0

IC设计之Verilog代码规范

Verilog规范对于一个好的IC设计至关重要。

2023-08-17 标签：IC设计 Verilog 程序 682 0

FPGA的Verilog代码编写规范

　　注：以R起头的是对编写Verilog代码的IP设计者所做的强制性规定，以G起头的条款是建议采用的规范。每个设计者遵守本规范可锻炼命名规范性。

2023-08-15 标签：fpga Verilog RTL 1230 0

设计一个计数器来讲解时序逻辑

时序逻辑是Verilog HDL 设计中另一类重要应用。从电路特征上看来，其特点为任意时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关。

2023-08-14 标签：fpga 逻辑电路寄存器 737 0

Vitis HLS相关问答详解

需要手工在 C++ 代码里明确指定可并行执行的任务（用 task，添加头文件 hls_task.h)，同时可并行执行的 task 接口（对应 C++ 函...

2023-08-11 标签：amd Verilog 函数 413 0

Verilog HDL的历史 FPGA硬件描述语言设计流程

硬件描述语言(HDL)是一种用形式化方法来描述数字电路和系统的语言。数字电路系统的设计者利用这种语言可以从上层到下层(从抽象到具体)逐层描述自己的设计思...

2023-08-08 标签：fpga Verilog HDL 680 0

一文详解UVM设计模式

本篇是对UVM设计模式 ( 二 ) 参数化类、静态变量/方法/类、单例模式、UVM_ROOT、工厂模式、UVM_FACTORY[1]中单例模式的补充，分...

2023-08-06 标签：Verilog System 函数 905 0

for循环语句基本用法及示例介绍几种可综合的for循环语句

利用for循环实现对信号的赋值。

2023-08-03 标签：Verilog VCS for 1685 0

pyverilog脚本的使用

上节说到pyverilog有很多示例脚本，本节开始逐个分析。

2023-08-02 标签：Verilog 函数脚本 488 0

Verilog Testbench怎么写 Verilog Testbench文件的编写要点

之前在使用Verilog做FPGA项目中、以及其他一些不同的场合下，零散的写过一些练手性质的testbench文件，开始几次写的时候，每次都会因为一些基...

2023-08-01 标签：fpga 模块 Verilog 1517 0

数字电路设计中的一款强大工具—Verilog编程语言介绍

Verilog是一种硬件描述语言，用于描述数字电路的结构和行为。与传统的编程语言不同，Verilog更加注重电路的行为和时序特性。

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spinalhdl转Verilog可读性 SpinalHDL开发流程

SpinalHDL是基于Scala全新的硬件描述语言，解决了不少Verilog等传统HDL语言的痛点，可以快速的完成某些IP的开发，和完美的融入现有的开...

2023-07-27 标签：开发 Verilog spinalhdl 876 0

Verilog设计寄存器

现代逻辑设计中，时序逻辑设计是核心，而寄存器又是时序逻辑的基础，下面将介绍几种常见的寄存器的Verilog设计代码供初学者进行学习理解。

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