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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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SystemVerilog在硬件设计部分有哪些优势

谈到SystemVerilog，很多工程师都认为SystemVerilog仅仅是一门验证语言，事实上不只如此。传统的Verilog和VHDL被称为HDL...

2023-10-19 标签：Verilog System HDL 460 0

SystemVerilog：处理信号双驱动问题解析

在SystemVerilog中，类型可以分为线网(net)和变量(variable)。线网的赋值设定与Verilog的要求相同，即线网赋值需要使用连续赋...

2023-10-13 标签：信号处理 Verilog Makefile 841 0

Verilog：for循环的综合实现

采用for循环语句，逐个bit位判断是否为1，为1则累加，否则保持不变，最终输出输入信号中1的数量。

2023-10-09 标签：Verilog for循环 1552 0

从零开始反相器的verilog设计

反相器，是数字集成电路最基本的电路之一。由一个pmos和一个nmos组成，输入信号IN接到pmos和nmos的栅极，输出信号OUT由漏极引出

2023-10-09 标签：反相器 Verilog 晶体管 938 0

Perl脚本原理和使用方法

Verilog编码过程中会存在有规律的代码，其中不少代码不适合用for循环实现。如MAC、PCS模块里就有很多重复有规律的模块例化，此时使用Perl循环...

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Verilog中的数据位操作技巧

FPGA相比MCU而言，在数据位操作上有很明显的优势。FPGA支持任意位拼接以及数据截取操作。本篇主要是总结和分享一些对数据位操作的实用语法技巧。内容不...

2023-10-01 标签：fpga mcu Verilog 897 0

SystemVerilog的随机约束方法

上一篇文章《暗藏玄机的SV随机化》介绍了SystemVerilog的各种随机化方法，本文将在其基础上引入SystemVerilog的随机约束方法（con...

2023-09-24 标签：仿真器 Verilog System 478 0

verilog语法说明之case casez case

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基于FPGA实现NVME控制器

NVM Express ( NVMe ) 或 Non-Volatile Memory Host Controller Interface Specifi...

2023-09-19 标签：fpga 闪存控制器 769 0

Verilog编码中位宽不匹配的危害是什么？

位宽不匹配会导致综合产生的网表与个人预期差异较大，导致功能不正确。VCS仿真能及时发现问题，但VCS仿真存在部分场景没有覆盖的问题，因此仅仅通过VCS仿...

2023-09-19 标签：Verilog VCS 661 0

数码管的显示原理及其实现方式

在数字FPGA电路中，作为入门级别的外设除LED灯外，数码管算是使用频率最多、应用范围最广的一个核心集成外设了，因此学习数码管的使用非常有必要，下面一起...

2023-10-01 标签：fpga led Verilog 3494 0

Verilog UDPs的语法说明

User-defined primitives (UDPs) 翻译过来就是用户自定义原语，常常用于构建组合逻辑模型和时序逻辑模型。

2023-09-13 标签：寄存器仿真 Verilog 592 0

verilog的数据类型

1、常量整数：整数可以用二进制数b或B，八进制o或O，十进制d或D，十六进制h或H表示，例如：8‘b10101010表示8位位宽的二进制数； x和z...

2023-09-11 标签：fpga 寄存器 Verilog 537 0

基于循环队列的FIFO缓存实现

FIFO缓存是介于两个子系统之间的弹性存储器，其概念图如图1所示。它有两个控制信号，wr和rd，用于读操作和写操作。当wr被插入时，输入的数据被写入缓存...

2023-09-11 标签：寄存器 fifo Verilog 453 0

VHDL与Verilog硬件描述语言TestBench的编写

VHDL与Verilog硬件描述语言在数字电路的设计中使用的非常普遍，无论是哪种语言，仿真都是必不可少的。而且随着设计复杂度的提高，仿真工具的重要性就越...

2023-09-09 标签：fpga 仿真 Verilog 898 0

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对于软硬件技术开发人员，ZYNQ是比较好的入门级FPGA，你可以在FPGA上用verilog编写RTL代码，也可以在ARM中用C语言编写应用程序。而入手...

2023-09-06 标签：fpga arm Verilog 682 0

奇偶校验器的设计方法和特点

奇偶校验是一种简单、实现代价小的检错方式，常用在数据传输过程中。对于一组并行传输的数据（通常为8比特），可以计算岀它们的奇偶校验位并与其一起传输。接收端...

2023-09-05 标签：Verilog 计数器奇偶校验器 1196 0

verilog-2005和systemverilog-2017标准规范

作为逻辑工程师，在FPGA和数字IC开发和设计中，一般采用verilog，VHDL或SystemVerilog等作为硬件描述语言进行工程设计，将一张白板...

2023-09-04 标签：fpga Verilog System 1367 0

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2023-09-01 标签：接口 IC设计 Verilog 623 0

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对于小型设计来说，最好的测试方式便是使用TestBench和HDL仿真器来验证其正确性。一般TestBench需要包含这些部分：实例化待测试设计、使...

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