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标签 > verilog
Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
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常见的模块介绍：选择器；译码器；解码器；比较器。这里我们主要从常见的Verilog描述的层面去介绍，而不着重考虑电路。
我们在工作中常常会针对数组施加各式的约束，下面列举一下有趣的**Systemverilog数组约束**示例
2023-05-30 标签：Verilog 1.7k 0
在systemverilog代码运行中，EDA工具会先给1个随机种子值(seed)，所有代码里的随机数都是根据这个初始种子衍生出来的。
以反引号（`）开始的某些标识符是 Verilog 系统编译指令。编译指令为 Verilog 代码的撰写、编译、调试等提供了极大的便利。
Verilog 最常用的 2 种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助。
表达式由操作符和操作数构成，其目的是根据操作符的意义得到一个计算结果。表达式可以在出现数值的任何地方使用。
Verilog 的设计多采用自上而下的设计方法（top-down）。即先定义顶层模块功能，进而分析要构成顶层模块的必要子模块；
VCS是一款常见的Verilog编译工具，它提供很多编译选项来控制编译过程及其输出。本文主要介绍以下两个编译选项。
在本系列的第一部分中，介绍了SystemVerilog接口的基本概念，并描述了这些接口的参数化给测试平台代码带来的问题。在第二部分中，描述了使用访问器类...
虚拟接口不支持多态性，因为它们与静态设计元素相关联。但是，SystemVerilog 类确实支持多态性，这一事实可用于创建接口访问器类。
基于SystemVerilog的验证引入了接口的概念来表示设计模块之间的通信。在其最基本的形式中，SystemVerilog 接口只是一个命名的信号束，...
Verilog 提供了在特定时间点保存设计及其测试平台状态的选项。我们可以将模拟恢复到相同的状态，然后从那里继续。这可以通过从Verilog代码添加适当...
Verilog边码边学Lesson：图像采集与显示设计之PLL配置与例化
PLL(Phase Locked Loop)：为锁相回路或锁相环，用来统一整合时脉讯号，使内存能正确的存取资料。PLL用于振荡器中的反馈技术。许多电子设...
通常，验证IP和设计集成需要深入了解协议和方法。这需要投入大量时间来建立内部专业知识。为了加快这一过程，Synopsys 的 Soundwire VIP...
性能仍然是任何复杂片上系统 （SoC） 设计的关键因素。此外，复杂性每天都在增加，这给工程师跟踪设计性能带来了挑战，但他们的任务是不断提高芯片性能。在运...
要想深入理解Verilog就必须正视Verilog语言同时具备硬件特性和软件特性。在当下的教学过程中，教师和教材都过于强调Verilog语言的硬件特性和...
要想深入理解Verilog就必须正视Verilog语言同时具备硬件特性和软件特性。在当下的教学过程中，教师和教材都过于强调Verilog语言的硬件特性和...
UVM中add_typewide_sequence和add_sequence的区别
第2和第3种方式类似，第3种是一下子添加多个sequence，它内部原理就是调用第2种的函数，因此在本质上，只有第1和第2种这两类区别。
class里面包含data和对data进行操作的subroutines(functions and tasks)。class的data称为class p...
2023-05-24 标签：Verilog 1.6k 0
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