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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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如何在verilog中使用If语句和case语句？

我们在上一篇文章中已经看到了如何使用程序块（例如 always 块来编写按顺序执行的 verilog 代码。

2023-04-18 标签：Verilog 编程语言触发器 6.8k 0

使用VCS观察Verilog二维数组仿真值的方法

FIR设计过程中，不可避免使用到reg/wire的二维数组；

2023-06-06 标签：FIR Verilog VCS 6.7k 0

格雷码与二进制转换

格雷码是一种循环二进制编码，特点是相邻数变化时只有一位数据跳变。

2023-01-17 标签：二进制仿真 Verilog 6.7k 0

偶数分频、奇数分频、半整数分频和小数分频详解

初学 Verilog 时许多模块都是通过计数与分频完成设计，例如 PWM 脉宽调制、频率计等。而分频逻辑往往通过计数逻辑完成。本节主要对偶数分频、奇数分...

2023-03-29 标签：PWM Verilog 时钟 6.6k 0

常用的时序反标方法和EDA工具反标方法

前段时间，一个朋友聊叙到这个后仿真任务命令都咋用，随即整理了下，可以完成基本的后仿真不成问题，但是如果还要完成一些其他的幺蛾子，那就需要各位仔细研读各工...

2023-10-25 标签：仿真 Verilog System 6.4k 0

什么是组合逻辑电路如何使用verilog描述组合逻辑电路

逻辑电路在任何时刻产生的稳定的输出信号仅仅取决于该时刻的输入信号，而与过去的输入信号无关，即与输入信号作用前的状态无关，这样的电路称为组合逻辑电路。

2020-08-08 标签：逻辑电路 Verilog 6.4k 0

SystemVerilog中“软约束”与“硬约束”的应用示例

示例中采用的是“硬约束”，因为定义在类中的约束与随机时指定的内嵌约束“矛盾”，所以导致约束解析器解析随机失败，即“硬约束”要求所有相关的约束条件不能互相...

2023-03-15 标签：Verilog System 6.4k 0

verilog轻松实现高分辨率DDS

根据公式2我们可以得到：N越大，也就是频率控制字位宽越大，那么分辨率越高，我们设置的任意频率都可以做到更接近，频谱上就越看不出差别。而且我们可以知道，这...

2019-02-04 标签：Verilog DDS 调整器 6.4k 0

PS2键盘编码Verilog源程序分享

之前探讨过PS/2键盘编解码以及数据传输协议，这次自己动手实现了利用FPGA接收键盘编码，然后通过串口传输到PC。做的比较简单，只是通过FPGA把大写字...

2018-07-15 标签：Verilog 源程序 PS2键盘 6.3k 0

基于FPGA的Verilog实现VGA驱动电路

VGA全称是Video Graphics Array，即视频图形阵列，是一个使用模拟信号进行视频传输的标准。分辨率高，显示速度快。一、传输协议 VGA...

2020-11-20 标签：fpga Verilog 模拟信号 6.3k 0

如何利用verilog验证二分法查找的设计代码

下面是产生输出文件的过程，这里我们设置输出结果的格式是fsdb，当然我们也可以设置成vcd的格式。fsdb的文件size比较小，而且利用verdi的波形...

2018-11-26 标签：电路服务器 verilog 6.2k 0

基于Verilog实现2ASK的调制

在进行无线通信时，基带产生的信号需要通过天线发送出去，需要满足一个条件，即欲发射信号的波长与天线的尺寸可比拟（通常认为天线尺寸应大于波长的十分之一），这...

2019-04-29 标签：无线通信 Verilog 2ASK 6.1k 0

ModelSim手动仿真教程

在开始动手仿真之前，首先，我们需要创建一个文件夹用来放置我们的 ModelSim 仿真工程文件，这里我们就在之前创建的 Quartus 工程目录下的 s...

2022-07-11 标签：仿真 Verilog ModelSim 6.1k 0

时序电路之DFF理解

对于DFF，之前理解的，DFF在时钟的上升沿进行对D端的数据采集，再下一个时钟的上升沿来临，Q端输出D端采集的数据。

2023-05-10 标签：寄存器 Verilog 时序电路 6.1k 0

浅谈SystemVerilog中的数据类型转换

两种形式实现的功能都是将源表达式src_exp转换给目标变量dest_var，那么既生瑜何生亮，实现的功能都一样，在具体使用时仿真工具或者用户如何知道使...

2022-09-28 标签：Verilog System 数据类型 6k 0

IC设计基础：Verilog计算1的数量

如下所示，采用循环语句+移位+逻辑与1+累加来实现1的统计。最终调用函数获得输入信号中1的数量。

2023-05-11 标签：IC设计信号 Verilog 6k 0

如何用小脚丫FPGA核心板实现4位加法器功能

在上次的文章 - 浅谈“数字电路”的学习（8）- 编码器、译码器、多路复用器、解复用器的关系和应用 - 中，我梳理了一下数字电路教程中组合逻辑部分的一些...

2021-10-11 标签：电路 Verilog 加法器 6k 0

Verilog逻辑设计中的循环语句和运算符

“ 本文主要分享了在Verilog设计过程中一些经验与知识点，主要包括循环语句(forever、repeat、while和for)、运算符。”

2022-03-15 标签：Verilog C语言 5.9k 0

Verilog状态机+设计实例

在verilog中状态机的一种很常用的逻辑结构，学习和理解状态机的运行规律能够帮助我们更好地书写代码，同时作为一种思想方法，在别的代码设计中也会有所帮助...

2024-02-12 标签：Verilog 状态机 5.9k 0

浅谈VCS的两种仿真flow

几乎所有的芯片设计、芯片验证工程师，每天都在和VCS打交道，但是由于验证环境的统一化管理，一般将不同的编译仿真选项集成在一个文件里，只需要一两个人维护即...

2023-01-10 标签：仿真 Verilog vhdl 5.9k 0

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