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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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基于FPGA的并行ADC与DAC Verilog实现案例

转换的依据是一个简单的运算关系：“补码的整数值”+“原码绝对值的整数值”=2^B，B为位宽。比如带符号数原码1110的补码为1010：1110取绝对值0...

2024-03-21 标签：FPGA adc dac 4.5k 0

VGA接口原理与Verilog实现编程案例解析

VGA接口是一种D型接口，上面共有15针孔，分成三排，每排五个。其中比较重要的是3根RGB彩色分量信号和2根扫描同步信号HSYNC和VSYNC针。

2023-07-01 标签：显示器 Verilog 模拟信号 4.5k 0

verilog中initial和always的区别

Verilog是一种硬件描述语言（HDL），用于设计和模拟数字电路。在Verilog中，关键字initial和always都是用于描述电路行为的特殊语句...

2024-02-22 标签：寄存器 Verilog 数字电路 4.5k 0

深入理解FPGA Verilog HDL语法(一)

今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第一天，下面咱们废话就不多说了，一起来看看吧。

2022-07-18 标签：fpga Verilog HDL 4.5k 1

如何写出行云流水般的高质量代码

针对代码自动生成问题，对于顶层模块来说，承担的功能是自动地将底层数十个模块连接起来。对于底层模块来说，需要根据不同的功能定制需求，来自动化地生成所有功能...

2019-10-08 标签：Verilog 代码 Verilog HDL 4.4k 0

如何在Verilog中创建有限状态机

本文描述了有限状态机的基础知识，并展示了在 Verilog 硬件描述语言中实现它们的实用方法。

2022-04-26 标签：Verilog 状态机 4.4k 0

Verilog时序逻辑中同步计数器的功能和应用

没有任何寄存器逻辑，RTL设计是不完整的。RTL是寄存器传输级或逻辑，用于描述依赖于当前输入和过去输出的数字逻辑。

2022-03-15 标签：寄存器 Verilog 计数器 4.4k 0

数字设计FPGA应用：7系列FPGA IOB

本课程以目前流行的Xilinx 7系列FPGA的开发为主线，全面讲解FPGA的原理及电路设计、Verilog HDL语言及VIVADO的应用，并循序渐进...

2019-12-02 标签：fpga xilinx verilog 4.4k 0

FIR滤波器的MATLAB与FPGA设计

数字滤波器从实现结构上划分，有FIR和IIR两种。FIR的特点是：线性相位、消耗资源多；IIR的特点是：非线性相位、消耗资源少。由于FIR系统的线性相位...

2022-04-24 标签：fpga 数字滤波器 Verilog 4.4k 0

verilog-2005和systemverilog-2017标准规范

作为逻辑工程师，在FPGA和数字IC开发和设计中，一般采用verilog，VHDL或SystemVerilog等作为硬件描述语言进行工程设计，将一张白板...

2023-09-04 标签：fpga Verilog System 4.4k 0

SystemVerilog包的简介与使用

最初的Verilog语言没有一个可用于多个模块的定义。每个模块都必须有任务、函数、常量和其他共享定义的冗余副本。传统的Verilog编码风格是将共享定义...

2022-06-15 标签：模块 Verilog 函数 4.4k 0

SystemVerilog中ifndef如何避免重复编译

`ifndef是SystemVerilog/Verilog中的一种条件编译命令，可以认为其是"if not defined"的缩写，...

2023-06-25 标签：Verilog System 命令 4.3k 0

systemverilog的决策语句if…else语句介绍

决策语句（Decision statements）允许程序块的执行流程根据设计中信号的当前值分支到特定语句。

2022-10-21 标签：Verilog 锁存器 RTL 4.3k 0

基于FPGA实现NVME控制器

NVM Express ( NVMe ) 或 Non-Volatile Memory Host Controller Interface Specifi...

2023-09-19 标签：fpga 闪存控制器 4.3k 0

不同verilog代码的RTL视图

刚开始玩CPLD/FPGA开发板的时候使用的一块基于EPM240T100的板子，alter的这块芯片虽说功耗小体积小，但是资源还是很小的，你写点稍微复杂...

2018-09-15 标签：verilog rtl 4.3k 0

数字设计笔试Verilog手撕代码—累加器

实现累加器的加法器例化的个数。按照原文大佬的设计方法，因为数据连续且加法器的延迟周期是2，使用使用一个实现累加，会有一半的数据丢失。

2023-06-02 标签：寄存器 Verilog 加法器 4.3k 0

FPGA的创新用verilog代码仿真出一颗颗小心心

《迢迢牵牛星》（南北朝）萧统迢迢牵牛星，皎皎河汉女。纤纤擢素手，札札弄机杼。终日不成章，泣涕零如雨。河汉清且浅，相去复几许？盈盈一水间，脉脉...

2020-09-01 标签：fpga Verilog 4.3k 0

verilog中for循环是串行执行还是并行执行

在Verilog中，for循环是并行执行的。Verilog是一种硬件描述语言，用于描述和设计数字电路和系统。在硬件系统中，各个电路模块是同时运行的，并且...

2024-02-22 标签：模块 Verilog 数字电路 4.3k 0

Verilog中循环语句简介

在这篇文章中，我们讨论了可以在verilog中使用的不同类型的循环 - for循环，while循环，forever循环和repeat循环。

2023-04-15 标签：Verilog 时钟代码 4.2k 0

FPGA入门篇：Verilog计数器

Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完...

2023-12-07 标签：fpga Verilog Verilog HDL 4.2k 0

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