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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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vcs学习笔记(常用选项/仿真流程/代码覆盖率/综合后仿真/图一乐技巧)

VCS是编译型verilog仿真器，VCS先将verilog/systemverilog文件转化为C文件，在linux下编译生成的可执行文./simv即...

2022-05-23 标签：Linux 仿真器 Verilog 1.5万 0

Verilog中的三态门与双向信号详解

在数字电路中，逻辑输出有两个正常态：低电平状态（对应逻辑0）和高电平状态（对应逻辑1）。此外，电路还有不属于0和1状态的高阻态，高阻态常用字母 Z 表示。

2024-01-11 标签：Verilog 逻辑器件三态门 1.5万 0

Verilog 99题:画出CMOS三态缓冲器的电路原理图

图5，CMOS传输门，双向传输，当C=0，~C=Vdd，两个MOS管都截止，输入和输出之间呈现高阻态，当C=Vdd，~C=0，如果0 <= Vi <= ...

2018-11-12 标签：CMOS 反相器 Verilog 1.5万 0

verilog语言实现任意分频

原文出自：分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法...

2017-02-11 标签：分频器 verilog 电子电路 1.5万 0

Verilog HDL和VHDL的区别

Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完...

2020-06-17 标签：Verilog vhdl 1.5万 0

FPGA Verilog实现4位数码管动态显示

2019-12-23 标签：fpga verilog 数码管 1.3万 0

Verilog的基本设计单元模块介绍

Verilog的基本设计单元是“模块”(block)。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。

2019-06-26 标签：Verilog 1.3万 0

基于verilog的FPGA中上电复位设计

在实际设计中，由于外部阻容复位时间短，可能无法使FPGA内部复位到理想的状态，所以今天介绍一下网上流行的复位逻辑。

2018-08-07 标签：FPGA verilog 1.2万 0

数码管的显示原理及其实现方式

在数字FPGA电路中，作为入门级别的外设除LED灯外，数码管算是使用频率最多、应用范围最广的一个核心集成外设了，因此学习数码管的使用非常有必要，下面一起...

2023-10-01 标签：fpga led Verilog 1.2万 0

用Verilog语言实现奇数倍分频电路3分频、5分频、7分频 9

分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时...

2017-02-11 标签：Verilog 分频电路 1.2万 0

IEEE Verilog阻塞赋值和非阻塞赋值的区别

阻塞赋值对应的电路往往与触发沿没有关系，只与输入电平的变化有关系。非阻塞赋值对应的电路结构往往与触发沿有关系，只有在触发沿时才有可能发生赋值的情况。

2020-06-17 标签：Verilog 阻塞赋值非阻塞赋值 1.2万 0

一文详解门控时钟

当寄存器组的输出端没有驱动或没有变化时，可以关掉寄存器组的时钟来减少动态功耗，此谓门控时钟 (Clock Gating, CG) 技术。

2023-03-29 标签：寄存器 Verilog 功耗 1.2万 1

verilog中端口类型有哪三种_verilog语言入门教程

本文主要阐述了verilog中端口的三种类型及verilog语言入门教程。

2020-08-27 标签：Verilog 端口 1.2万 0

如何快速在Verilog和VHDL之间互转

Verilog语言和VHDL语言是两种不同的硬件描述语言，但并非所有人都同时精通两种语言，所以在某些时候，需要把Verilog代码转换为VHDL代码。本...

2020-11-10 标签：Verilog vhdl 1.2万 0

Verilog中的基本数据类型

本文将讨论 verilog 中常用的数据类型，包括对数据表示、线网类型、变量类型和数组，分享一下使用方法和注意事项。

2023-05-12 标签：寄存器 Verilog 数值 1.2万 0

使用verilogHDL实现乘法器

本文在设计实现乘法器时，采用了4-2和5-2混合压缩器对部分积进行压缩，减少了乘法器的延时和资源占用率；经XilinxISE和QuartusII两种集...

2018-12-19 标签：Verilog EDA技术 1.1万 0

浅谈Verilog中wire和reg变量类型的区别

Wire主要起信号间连接作用，用以构成信号的传递或者形成组合逻辑。因为没有时序限定，wire的赋值语句通常和其他block语句并行执行。

2020-11-13 标签：寄存器 Verilog 编程语言 1.1万 0

偶数分频/奇数分频/分数分频详解

　时钟分频电路(分频器)在IC设计中经常会用到，其目的是产生不同频率的时钟，满足系统的需要。比如一个系统，常规操作都是在1GHz时钟下完成，突然要执行...

2023-04-25 标签：分频器 Verilog 时钟 1.1万 0

verilog实现定时器函数

使用Verilog描述硬件的基本设计单元是模块（module）。构建复杂的电子电路，主要是通过模块的相互连接调用来实现的。模块被包含在关键字module...

2017-12-08 标签：verilog c语言 1.1万 0

常见的Verilog行为级描述语法

常见的Verilog描述语句与对应的逻辑关系；熟悉语法与逻辑之间的关系

2018-09-15 标签：Verilog Case IF 1.1万 0

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