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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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verilog技术

简述SystemVerilog的各种随机化方法

我习惯将验证空间理解为：验证中原则上需要覆盖的芯片所有有可能出现的工作状态的集合。为了探索这片广袤的验证空间，验证的时候搞出了带有约束的随机测试（con...

2023-01-21 标签：芯片 Verilog System 7.9k 0

如何用vcs+verdi仿真Verilog文件并查看波形呢？

我们以一个简单的加法器为例，来看下如何用vcs+verdi仿真Verilog文件并查看波形。

2023-05-08 标签：Verilog 加法器 VCS 7.8k 0

Verilog/VHDL语法学习是掌握基本代码设计的技能以及经验总结

无论是VHDL还是Verilog，建议初学者先掌握其中一门。

2017-12-19 标签：fpga verilog vhdl 7.7k 0

verilog语法：参数例化、赋值等

Verilog 2005 版本支持使用省略位宽的方式赋值，’b,’d,’h，采用省略位宽的方式可以向左主动补齐，如果省略了进制符合b/d/h/o,则默认...

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FPGA设计中的HLS 工具应用

在集成电路行业飞速发展的今天，缩短产品开发的周期而又不牺牲验证过程，这不可避免地成为了商业市场的一个关键因素。Xilinx Vivado High Le...

2018-06-04 标签：fpga verilog hls 7.7k 0

浅谈Verilog复杂时序逻辑电路设计实践

笔试时也很常见。［例1］一个简单的状态机设计－－序列检测器序列检测器是时序数字电路设计中经典的教学范例，下面我们将用Verilog HDL语言来描...

2021-08-10 标签：Verilog HDL 读写器 7.7k 0

仿真Xilinx网表

Xilinx-vivado的网表形式有edf和dcp两个方式，两个方式各有不同。对于仿真来说，两者均需转换为verilog的形式进行仿真，只是使用的命令不同。

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vhdl转换为verilog_VHDL和Verilog谁更胜一筹

今天给大家分享一个VHDL和Verilog的工具。很多新手初次学习FPGA都曾遇到过一个问题：是学Verilog OR VHDL？

2020-08-25 标签：Verilog vhdl 7.5k 0

矩阵键盘的verilog代码分享

key_col, //键盘列输入 key_row, //键盘行输出 key_num, //指示哪一个按键按下，用0~15指示 key_vld /...

2018-05-28 标签：verilog 矩阵键盘 7.4k 0

Verilog HDL语言的文件调用问题：include使用方法介绍

本文简单介绍在使用Verilog HDL语言时文件的调用问题之include使用方法介绍及举例说明，详见本文...

2013-01-24 标签：Verilog 源代码预处理 7.4k 0

Verilog实现74LS194芯片设计程序

Verilog作为一种种硬件描述语言目前已经得到了普遍运用。本文主要介绍了Verilog特点、Verilog用途以及Verilog实现74LS194芯片...

2017-12-22 标签：Verilog 74LS194 7.2k 0

SystemVerilog/Verilog中的各种延迟模型

如果信号从0/1/z变化到x,那么此时的门传输延迟为上述三种延迟最小的.另外,在进行仿真时,有些逻辑门的输出不可能会出现高阻态z,所以对于这些逻辑门实际...

2023-04-09 标签：Verilog 模型 7.1k 0

Verilog中的数据位操作技巧

FPGA相比MCU而言，在数据位操作上有很明显的优势。FPGA支持任意位拼接以及数据截取操作。本篇主要是总结和分享一些对数据位操作的实用语法技巧。内容不...

2023-10-01 标签：fpga mcu Verilog 7.1k 0

浅谈VHDL/Verilog的可综合性以及对初学者的一些建议

最近在写代码的时候总是在思考，我写的这个能被综合吗？总是不放心，或是写完了综合的时候出问题，被搞的非常烦恼，虽然看了一些书，比如对组合逻辑用阻塞赋值，时...

2017-02-11 标签：Verilog HDL VHDL 7.1k 1

verilog基础之规范化参数定义parameter

参数传递经常用于顶层的参数传递给子模块，这样我们只需要关注顶层实体的内容，把子模块的内容当做一个黑箱子即可，这也是非常实用的。

2022-08-30 标签：Verilog 参数 7.1k 0

通过砷化镓制程的PN结测量建模可以得出VerilogA模型的正确性和通用性

本文中论述的是二极管的小信号模型，适用于半导体材料组成的PN结以及金属半导体组成的肖特基PN结。另外，论述的二极管的模型参数适用于GaAs HBT制程的...

2018-04-22 标签：Verilog 建模砷化镓 7k 0

Verilog语言中阻塞和非阻塞赋值的不同

来源：《Verilog数字系统设计（夏宇闻）》阻塞和非阻塞赋值的语言结构是Verilog 语言中最难理解概念之一。甚至有些很有经验的Verilog 设...

2021-08-17 标签：振荡器 Verilog 阻塞 7k 0

加法器是如何实现的

　verilog实现加法器，从底层的门级电路级到行为级，本文对其做出了相应的阐述。

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数字电路设计中的一款强大工具—Verilog编程语言介绍

Verilog是一种硬件描述语言，用于描述数字电路的结构和行为。与传统的编程语言不同，Verilog更加注重电路的行为和时序特性。

2023-08-01 标签：寄存器 Verilog 编程 6.9k 0

一个连环无敌面试题--计数器

问题1：如何用Verilog实现这个计数器？针对上述功能的计数器，应该如何用Verilog实现？

2018-05-16 标签：Verilog 计数器 6.8k 0

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