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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
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上一篇文章时钟分频系列——偶数分频/奇数分频/分数分频，IC君介绍了各种分频器的设计原理，其中分数分频器较为复杂，这一篇文章IC君再跟大家聊聊分数分频的...
Opencores是一个开源的数字电路设计社区，它提供了免费的开源IP（知识产权）核心，让工程师和爱好者们可以使用这些IP核心来构建自己的数字电路设计。...
可综合的语法是指硬件能够实现的一些语法，这些语法能够被EDA工具支持，能够通过编译最终生成用于烧录到FPGA器件中的配置数据流。
Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证...
如果FPGA/微处理器上只剩下一个GPIO，该如何进行模拟测量？
在本文中，我们将探讨一种温度-频率转换器，它只需要使用一个GPIO引脚即可提供准确的温度结果。本文还将演示如何将电压-频率转换器用于各种检测应用。
SystemVerilog中可以将类属性声明为常量，即“只读”。目的就是希望，别人可以读但是不能修改它的值。
开关级建模是比门级建模更为低级抽象层次上的设计。在极少数情况下，设计者可能会选择使用晶体管作为设计的底层模块。随着电路设计复杂度及相关先进工具的出现，以...
在Verilog硬件描述语言中，端口是指连接模块（Module）与其他模块、寄存器或是物理设备的输入或输出接口。单向端口可以作为输入或输出使用，而双向端...
最近在看verilog代码时发现如下写法a[x*2+:4]这样的写法，后来花了一点时间了解到，该写法称为向量的部分选择，还语法在verilog-2001...
2023-04-25 标签：Verilog 2.5k 0
科技即生产力，最近，OpenAI 发布了 ChatGPT，在各大论坛和许多网站上受到了广泛关注，ChatGPT是由 OpenAI 提出的大型预训练语言模...
模块（ module）是 Verilog 的基本描述单位， 是用于描述某个设计的功能或结构及与其他模块通信的外部端口。 模块在概念上可等同一个器件...
class，是面向对象编程（object-oriented programming (OOP)）的基础，而OOP可以让你创建更高抽象级别的验证环境(如UVM)。
从仿真结果可以看出：在顺序块中，15ns的时候，l1被赋值为8’h2，在25ns的时候，l2被赋值为8’h8；而在并行块中，10ns的时候，k2被赋值为...
2022-03-15 标签：Verilog 2.4k 0
任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行
SystemVerilog中枚举类型虽然属于一种“强类型”，但是枚举类型还是提供了一些“不正经”的用法可以实现一些很常见的功能，本文将示例一些在枚举类型...
本文介绍数码管显示译码基本工作原理及Verilog HDL驱动代码编写，进一步熟练掌握FPGA入门基础知识。
典型的全双工（Full Duplex）系统如下图所示，芯片1和芯片2之间有彼此独立的数据传输线，这意味着芯片1和芯片2可以同时给对方发送数据而不会发生冲...
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