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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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如何用vcs+verdi仿真Verilog文件

我们以一个简单的加法器为例，来看下如何用vcs+verdi仿真Verilog文件并查看波形。源文件内容如下：

2023-05-11 标签：Verilog 加法器 VCS 2.7k 0

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2023-01-29 标签：led 电路电路设计 2.7k 0

基于共享缓存的架构的系统“假性卡死”问题分析

作者：高志凯一次常规调试中发现上电后交换机多个口同时打流会导致卡死的现象，最后一步步分析问题出现的原因是位宽不够导致的溢出。这让我回想起团队已经量产的...

2020-11-26 标签：以太网交换机 Verilog 2.7k 0

SVA断言的用法教程

SVA是System Verilog Assertion的缩写，即用SV语言来描述断言。断言是对设计的属性的描述，用以检查设计是否按照预期执行。

2025-05-15 标签：模块 Verilog System 2.7k 0

SystemVerilog中的“let”语法

相比`define的全局scope，“let” 可以只作用在局部scope。

2022-12-05 标签：Verilog System LET 2.7k 0

Verilog与VHDL的比较 Verilog HDL编程技巧

Verilog 与 VHDL 比较 1. 语法和风格 Verilog ：Verilog 的语法更接近于 C 语言，对于有 C 语言背景的工程师来说，学习...

2024-12-17 标签：Verilog 编程 vhdl 2.7k 0

FPGA协处理的优势有哪些？如何去使用FPGA协处理？

传统的、基于通用DSP处理器并运行由C语言开发的算法的高性能DSP平台，正在朝着使用FPGA预处理器和/或协处理器的方向发展。这一最新发展能够为产品提供...

2023-10-21 标签：fpga Xilinx Verilog 2.7k 0

Verilog HDL的历史 FPGA硬件描述语言设计流程

硬件描述语言(HDL)是一种用形式化方法来描述数字电路和系统的语言。数字电路系统的设计者利用这种语言可以从上层到下层(从抽象到具体)逐层描述自己的设计思...

2023-08-08 标签：fpga Verilog HDL 2.6k 0

SystemVerilog中的fork-join_any

fork-join_any和fork-join有所不同，fork-join_any的父进程一直阻塞，直到任何一个并行的子进程结束。

2022-12-09 标签：Verilog System 进程 2.6k 0

浅谈Verilog和VHDL的区别

Verilog和VHDL是两种广泛使用的硬件描述语言（HDL），它们用于描述和模拟数字电路系统的行为和结构。这两种语言的主要作用是帮助工程师设计、仿真和...

2025-02-17 标签：集成电路 Verilog vhdl 2.6k 0

Verilog状态机的类型

有限状态机（Finite-State Machine，FSM），简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。

2023-06-01 标签：Verilog RTL 有限状态机 2.6k 0

关于FPGA的开源项目介绍

Hello，大家好，之前给大家分享了大约一百多个关于FPGA的开源项目，涉及PCIe、网络、RISC-V、视频编码等等，这次给大家带来的是不枯燥的娱乐项...

2024-01-10 标签：fpga 内核 Verilog 2.6k 0

谈谈Verilog/System Verilog和C的几种交互模式

PLI全称 Program Language Interface，程序员可以通过PLI在verilog中调用C函数，这种访问是双向的。

2023-06-01 标签：编码器 Verilog TLM 2.6k 0

使用Verilog/SystemVerilog硬件描述语言练习数字硬件设计

HDLBits 是一组小型电路设计习题集，使用 Verilog/SystemVerilog 硬件描述语言 (HDL) 练习数字硬件设计~

2022-08-31 标签：电路设计硬件 Verilog 2.6k 0

Verilog中阻塞和非阻塞赋值金规

对于VerilogHDL语言中，经常在always模块中，面临两种赋值方式：阻塞赋值和非阻塞赋值。对于初学者，往往非常迷惑这两种赋值方式的用法，本章节主...

2023-06-01 标签：模块 Verilog HDL 2.6k 0

Verilog设计增加延时的仿真技术

作者：bleauchat 在设计仿真激励文件时，为了满足和外部芯片接口的时序要求，经常会用到延时赋值语句，由于不同的延时赋值语句在仿真过程中行为不同，会...

2020-11-25 标签：Verilog 2.6k 0

介绍下Verilog系统完整的8种编译指令

以反引号（`）开始的某些标识符是 Verilog 系统编译指令。编译指令为 Verilog 代码的撰写、编译、调试等提供了极大的便利。

2023-05-29 标签：Verilog C语言 PLL电路 2.5k 0

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Design 反相器(DV)是任何产品开发中必不可少的步骤。作为质量测试的一部分，DV确保设计的产品是与预期的产品spec相同。不幸的是，许多设计项...

2023-01-17 标签：反相器仿真 DV 2.5k 0

VHDL与Verilog硬件描述语言TestBench的编写

VHDL与Verilog硬件描述语言在数字电路的设计中使用的非常普遍，无论是哪种语言，仿真都是必不可少的。而且随着设计复杂度的提高，仿真工具的重要性就越...

2023-09-09 标签：fpga 仿真 Verilog 2.5k 0

Verilog基本语法概述

Verilog 是一种用于数字逻辑电路设计的硬件描述语言，可以用来进行数字电路的仿真验证、时序分析、逻辑综合。

2023-06-10 标签：逻辑电路电路设计 Verilog 2.5k 0

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