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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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verilog技术

关于Vivado Non-project，我们应知道的一些问题

Vivado支持Project模式也支持Non-Project模式。两者既可以支持图形界面也支持Tcl命令，但用到的Tcl命令是不同的，不能混用。通常，...

2022-12-15 标签：Verilog System project 2.9k 0

Verilog设计过程中的一些经验与知识点

　“ 本文主要分享了在Verilog设计过程中一些经验与知识点，主要包括块语句、阻塞赋值和非阻塞赋值以及结构说明语句(initial, always,...

2022-03-15 标签：仿真 Verilog 程序 2.9k 0

Verilog HDL的程序结构_veriloghdl的关键字

首先我们不开始讲Verilog HDL的语法，我们从Verilog HDL的程序结构出发。相信大家都看过芯片吧，它有个名字，有个外壳，外壳向外伸出有引脚...

2020-08-27 标签：Verilog Verilog HDL 2.9k 0

芯片后仿之SDF 3.0解析

SDF文件是在VCS/NC-Verilog后仿真运行时将STD/IO/Macro门级verilog中specify的延迟信息替换为QRC/Star-RC...

2023-12-18 标签：芯片仿真 Verilog 2.9k 0

IC设计：Verilog是如何实现RR轮询调度的？

在设计中，我们经常会用到RR（Round-Robin,RR）轮询调度，用于保证在一个时间段内的多个请求信号都能得到公平响应。

2023-12-13 标签：寄存器 IC设计 Verilog 2.9k 0

Verilog时钟分频知识总结

采用触发器反向输出端连接到输入端的方式，可构成简单的 2 分频电路。

2023-05-30 标签：逻辑电路 Verilog 计数器 2.9k 0

考虑x和z在verilog条件语句中的使用情况

首先，考虑x和z在verilog条件语句中的使用情况，然后我们再考虑在verilog中用x和z给其他reg/wire赋值的情况。

2023-11-02 标签：仿真器 Verilog HDL 2.8k 0

从本质上理解SystemVerilog的多态（Polymorphism）

多态（Polymorphism），从字面意思上看指的是多种形式，在OOP(面向对象编程)中指的是同一个父类的函数可以体现为不同的行为。

2022-11-24 标签：Verilog System 函数 2.8k 0

基于FPGA的按键检测设计

在电子产品中我们会经常用到按键，比如电脑的键盘，手机的按键等等，按键就是人机交互的一种工具。本文使用 FPGA 程序来检测与按键对应的 I/O口的电平...

2023-04-18 标签：fpga 电子产品 led灯 2.8k 0

verilog同步和异步的区别 verilog阻塞赋值和非阻塞赋值的区别

Verilog是一种硬件描述语言，用于设计和模拟数字电路。在Verilog中，同步和异步是用来描述数据传输和信号处理的两种不同方式，而阻塞赋值和非阻塞赋...

2024-02-22 标签：数据传输信号处理 Verilog 2.8k 0

Verilog基础：介绍几个常用的按位操作符

位操作符是对二进制位进行操作的运算符。以下是一些常用的位操作符

2023-11-09 标签：Verilog 状态机 XOR 2.8k 0

Verilog进行组合逻辑设计时的注意事项

由于赋值语句有阻塞赋值和非阻塞赋值两类，建议读者使用阻塞赋值语句“=”，原因将在“阻塞赋值和非阻塞赋值”中(现在还没有写)进行说明。

2022-03-15 标签：电路 Verilog 逻辑设计 2.8k 0

什么是移位运算符

移位运算符将向量的位向右或向左移位指定的次数。SystemVerilog具有按位和算术移位运算符

2023-02-09 标签：Verilog System 运算符 2.8k 0

尽可能避免在RTL中调用门级电路

随着功能复杂度的快速提升，对芯片的要求也是随着提高，所以现在一款芯片的开发，往往需要数十人，长达几个月的共同开发才能完成。

2020-01-21 标签：verilog rtl 2.8k 0

Interface端口的概念介绍

SystemVerilog Interface是modport的一种，但比简单的输入、输出或输入输出端口的功能更多。

2023-04-19 标签：AMBA总线 Verilog RTL 2.8k 0

关于字符串数据类型的示例

字符串数据类型是一个有序的字符集合。

2022-10-17 标签：Verilog System 字符串 2.8k 0

数字设计FPGA应用：FPGA串口（A、B）电路设计

中国大学MOOC 本课程以目前流行的Xilinx 7系列FPGA的开发为主线，全面讲解FPGA的原理及电路设计、Verilog HDL语言及VIVAD...

2019-12-02 标签：fpga verilog 串口 2.8k 0

在验证环境中开发Checks和Coverage的步骤

Checks和coverage是覆盖率驱动的验证流程的关键。在验证环境中，Checks和coverage可以被定义在多个位置。

2023-06-12 标签：Verilog UVM DUT 2.8k 0

用Verilog函数实现一个数据大小端转换的功能

在 Verilog 中，可以利用任务（关键字为 task）或函数（关键字为 function），将重复性的行为级设计进行提取，并在多个地方调用，来避免重...

2023-06-01 标签：寄存器 Verilog 数码管 2.7k 0

SystemVerilog中的local变量

默认情况下，类的成员和方法可从外部访问使用类的对象句柄来访问，也就是说，它们是公共的。

2022-11-28 标签：Verilog System 函数 2.7k 0

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