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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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FPGA之硬件语法篇：Verilog关键问题解惑

大家都知道软件设计使用软件编程语言，例如我们熟知的C、Java等等，而FPGA设计使用的是HDL语言，例如VHDL和Verilog HDL。说的直白点，...

2019-12-05 标签：fpga verilog 代码 2.2k 0

什么样的Verilog代码风格是好的风格？

写代码是给别人和多年后的自己看的。关于Verilog代码设计的一些风格和方法之前也写过一些Verilog有什么奇技淫巧？

2022-10-24 标签：Verilog 代码编辑器 2.2k 0

使用SystemVerilog解决数组问题

数独是一种非常流行的游戏，数独本质上也是一个约束问题，所以我们可以让SystemVerilog的约束求解器来帮助我们解决。约束求解器的精妙之处就是，我...

2023-03-08 标签：Verilog System 约束 2.2k 0

常见的Verilog行为级描述语法

常见的模块介绍：选择器；译码器；解码器；比较器。这里我们主要从常见的Verilog描述的层面去介绍，而不着重考虑电路。

2023-05-30 标签：解码器比较器 Verilog 2.2k 0

System Verilog的概念以及与Verilog的对比

Verilog模块之间的连接是通过模块端口进行的。为了给组成设计的各个模块定义端口，我们必须对期望的硬件设计有一个详细的认识。不幸的是，在设计的早期...

2023-06-12 标签：模块接口 Verilog 2.2k 0

高质量Verilog代码有什么特点

高质量的verilog代码主要包含以下几个要素：可读性、功能、性能、标准化、稳定性、可定位。

2019-03-30 标签：Verilog mac 2.2k 0

Verilog仿真激励举例

Verilog 代码设计完成后，还需要进行重要的步骤，即逻辑功能仿真。仿真激励文件称之为 testbench，放在各设计模块的顶层，以便对模块进行系统性...

2023-06-02 标签：寄存器 Verilog C语言 2.2k 0

讲一讲芯片设计中的verilog是什么

相信不少人都听过verilog这个词，今天我就想讲一讲我所理解的verilog是什么。

2023-12-04 标签：寄存器芯片设计 Verilog 2.2k 0

FPGA开源项目：Verilog常用可综合IP模块库

所有代码在典型的 FPGA 和主流 FPGA 供应商中都具有高度可重用性。可以出于任何目的对文件进行重新混合、转换和构建，甚至是商业用途。

2024-03-29 标签：FPGA Verilog 总线 2.2k 0

基本逻辑电路、时序电路、组合电路设计

从今天开始新的一章-Circuits，包括基本逻辑电路、时序电路、组合电路等。

2022-10-10 标签：逻辑电路组合电器 Verilog 2.2k 0

IC设计中值得解决的小问题—screen如何兼容256Color

随着计算机硬件的巨大进步，图形界面的程序逐渐占据了应用的主流，不过Terminal得益于性能、带宽，以及传统、继承等各种因素，应用也还是非常广泛的。

2024-03-21 标签：IC设计 Verilog VIM 2.2k 0

什么是文本值？

System Verilog 扩展了 Verilog 的教据类型，增强了指定文本值的方法。

2023-02-09 标签：Verilog System 文本 2.2k 0

systemverilog：logic比reg更有优势

在systemverilog协议中，logic定义四态值，即向量（vector）的每个位（bit）可以是逻辑0, 1, Z或X，与verilog协议中的...

2023-10-26 标签：芯片设计 Verilog System 2.2k 0

基于Verilog语言实现CRC校验

CRC即循环冗余校验码：是数据通信领域中最常用的一种查错校验码，其特征是信息字段和校验字段的长度可以任意选定。循环冗余检查（CRC）是一种数据传输检错功...

2025-03-24 标签：crc Verilog 校验码 2.2k 0

SystemVerilog中的电平敏感事件控制

在verilog中绝大多数使用的都是边沿敏感事件，例如@(posedge event)和@(negedge event)。

2022-12-12 标签：Verilog System 2.2k 0

SystemVerilog在硬件设计部分有哪些优势

谈到SystemVerilog，很多工程师都认为SystemVerilog仅仅是一门验证语言，事实上不只如此。传统的Verilog和VHDL被称为HDL...

2023-10-19 标签：Verilog System HDL 2.2k 0

正点原子开拓者FPGA视频:Verilog基础语法

　　Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和...

2019-09-19 标签：fpga verilog 2.2k 0

SystemVerilog中的Virtual（Abstract）Class和Pure Virtual Method

在许多项目中，我们希望声明一个原型类，其中声明的方法需要被扩展的子类覆盖，目的是让所有的子类都共享一个相同的类和方法（function或者task）原型。

2022-11-28 标签：Verilog System Virtual 2.2k 0

Verilog任务与函数的区别

和函数一样，任务（task）可以用来描述共同的代码段，并在模块内任意位置被调用，让代码更加的直观易读。

2023-06-01 标签：Verilog 时序控制器 CLK 2.2k 0

浅谈Verilog中casex语句

代码如下，大家看到这个代码有什么体会？综合会有什么Warning？

2023-12-07 标签：仿真 Verilog 代码 2.2k 0

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