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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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FPGA技术之Verilog语法基本概念

Verilog HDL是一种用于数字系统设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型也称为模块。Verilo...

2022-12-08 标签：fpga Verilog Verilog HDL 3.6k 0

使用Verilog硬件描述语言练习加法器设计

半加器是由一个异或门和一个与门连接而成的组合逻辑电路。半加器电路有两个输入：A 和 B，它们将两个输入数字相加并产生一个进位和一个和。

2022-10-26 标签：Verilog HDL 加法器 3.6k 0

unpacked数组和packed数组的主要区别

unpacked数组和packed数组的主要区别是unpacked数组在物理存储时不能保证连续，而packed数组则能保证在物理上连续存储。

2022-10-18 标签：存储 Verilog 数组 3.6k 0

X态如何通过RTL级和门级仿真模型中的逻辑进行传播呢？

在Verilog中，IC设计工程师使用RTL构造和描述硬件行为。但是RTL代码中的一些语义，并不能够准确地为硬件行为建模。

2023-04-20 标签：IC设计 Verilog RTL 3.6k 0

fpga的开发流程有哪些步骤？fpga和嵌入式系统的区别在哪里？

fpga和嵌入式系统的区别有哪些？小编先带大家了解一下。 FPGA和嵌入式系统在电子信息工程领域有着不同的应用和特点。 FPGA，即现场可编程门阵列，是...

2023-10-24 标签：fpga 嵌入式嵌入式系统 3.6k 0

基于Verilog的PS/2接口控制程序

通过Verilog编程实现在红色飓风II代Xilinx开发板上面实现对键盘、LCD、RS-232等接口或者器件进行控制，将有键盘输入的数据在LCD上面显...

2017-11-22 标签：verilog rs232 3.5k 0

Verilog/FPGA开源项目介绍

脉冲神经网络（ Spiking neural network-SNN ）是更接近自然神经网络的人工神经网络。

2022-07-03 标签：fpga 神经网络 Verilog 3.5k 0

cordic算法verilog实现（简单版）

cordic算法verilog实现（简单版）(转载）module cordic(clk, phi, cos, sin); parameter W = ...

2017-02-11 标签：verilog cordic 3.5k 0

SystemVerilog中的fork-join_none

fork-join_none和fork-join、fork-join_any的区别一样在于进程退出机制以及对于父进程的影响。

2022-12-12 标签：Verilog System 进程 3.5k 0

数字硬件建模SystemVerilog-按位运算符

经过几周的更新，SV核心部分用户自定义类型和包内容已更新完毕，接下来就是RTL表达式和运算符。

2022-08-12 标签：Verilog 按位运算符 3.5k 0

正点原子开拓者FPGA：Verilog程序框架

Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这...

2019-09-09 标签：fpga 监控 verilog 3.5k 0

基于FPGA的轻量级CAN总线控制器

ISO11898 定义了通信速率为 125 kbps～1 Mbps 的高速 CAN 通信标准，属于闭环总线，传输速率可达1Mbps，总线长度 ≤ 40米。

2024-01-05 标签：fpga CAN总线 CAN通信 3.5k 0

浅谈System Verilog的DPI机制

System Verilog(SV)把其他编程语言统一成为外语，Foreign Programming Language（FPL）。

2023-05-23 标签：Verilog C语言 VCS 3.4k 0

for循环语句基本用法及示例介绍几种可综合的for循环语句

利用for循环实现对信号的赋值。

2023-08-03 标签：Verilog VCS for 3.4k 0

SystemVerilog的随机约束方法

上一篇文章《暗藏玄机的SV随机化》介绍了SystemVerilog的各种随机化方法，本文将在其基础上引入SystemVerilog的随机约束方法（con...

2023-09-24 标签：仿真器 Verilog System 3.4k 0

Verilog最常用的2种数据类型

Verilog 最常用的 2 种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助。

2023-05-29 标签：寄存器 ROM RAM 3.4k 0

Verilog语法中运算符的用法

verilog语法中使用以下两个运算符可以简化我们的位选择代码。

2024-10-25 标签：Verilog 代码语法 3.3k 0

FPGA中三种常用复位电路

在FPGA设计中，复位电路是非常重要的一部分，它能够确保系统从初始状态开始启动并保证正确运行。本文将分别介绍FPGA中三种常用复位电路：同步复位、异步复...

2023-05-14 标签：fpga FPGA设计寄存器 3.3k 0

FPGA的Verilog代码编写规范

　　注：以R起头的是对编写Verilog代码的IP设计者所做的强制性规定，以G起头的条款是建议采用的规范。每个设计者遵守本规范可锻炼命名规范性。

2023-08-15 标签：fpga Verilog RTL 3.3k 0

DDS信号生成模块的Verilog实现

直接数字频率合成器(Direct Digital Synthesizer，DDS)，是一种频率合成技术，具有相对带宽大、频率转换速度快、相位分辨率高、连...

2023-11-08 标签：合成器频率合成器无线通信 3.3k 0

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