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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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verilog语法-如何使用function提高效率？

function的作用返回一个数值，此数值由一串组合逻辑代码计算得到。

2023-12-25 标签：二进制 Verilog CRC校验 3.9k 0

实际电路中延时分为哪两种

传输延迟一般为输入信号变化到对应输出信号变化经过的时间，不会对输入信号进行滤除处理，所以传输延迟是一种绝对延迟，这种延迟类似于物理传输线的延迟，在仿真中...

2022-08-10 标签：硬件 Verilog 代码 3.9k 0

Verilog语法之generate for、generate if、generate case

Verilog-2005中有3个generate 语句可以用来很方便地实现重复赋值和例化（generate for）或根据条件选择性地进行编译（gene...

2022-12-28 标签：Verilog 编译 Vivado 3.9k 1

SystemVerilog中$cast的应用

SystemVerilog casting意味着将一种数据类型转换为另一种数据类型。在将一个变量赋值给另一个变量时，SystemVerilog要求这两个...

2022-10-17 标签：Verilog System CAST 3.9k 0

verilog中端口类型有哪三种

在 Verilog 中，端口类型有三种：输入端口（input）、输出端口（output）和双向端口（inout）。输入端口（input）用于接收来自其...

2024-02-23 标签：模块 Verilog 端口 3.8k 0

基于Corundum架构的100G RDMA网卡设计

传统TCP/IP技术处理数据包需通过操作系统和其他软件层，导致数据在系统内存、处理器缓存和网络控制器缓存间频繁复制，增加了服务器CPU和内存的负担，特别...

2023-10-24 标签：内存网卡 Verilog 3.8k 0

基于FPGA的自适应阈值分割算法实现

在图像预处理中经常会碰到图像分割问题，把感兴趣的目标从背景图像中提取出来，而经常使用的是简单的全局阈值分割配置，用一个固定常数作为二值分割阈值，从而得到...

2021-08-23 标签：fpga FPGA设计算法 3.8k 0

固定优先级的仲裁round robin算法介绍

当总线上有多个master，他们都能发起传输请求req，要求占用总线。但资源是有限的，需要去仲裁谁获得总线使用权grant。

2023-05-17 标签：算法 Verilog 总线 3.8k 0

奇偶校验器的设计方法和特点

奇偶校验是一种简单、实现代价小的检错方式，常用在数据传输过程中。对于一组并行传输的数据（通常为8比特），可以计算岀它们的奇偶校验位并与其一起传输。接收端...

2023-09-05 标签：Verilog 计数器奇偶校验器 3.8k 0

CRC校验verilog代码如何生成？

CRC码存储或传送后，在接收方进行校验过程，以判断数据是否有错，若有错则进行纠错。一个CRC码一定能被生成多项式整除，所以在接收方对码字用同样的生成多项...

2023-04-11 标签：存储器 crc Verilog 3.8k 0

一文详解Verilog HDL

Verilog HDL（Hardware Description Language）是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数...

2025-03-17 标签：FPGA 寄存器 Verilog 3.8k 0

改变数字硬件设计，实现真正工程化

与VHDL和Verilog一样，SpinalHDL可用于通过定义寄存器和门来描述硬件，SpinalHDL不使用众所周知的事件驱动范式来描述硬件（如VHD...

2017-08-10 标签：verilog 数字电路智能硬件 3.8k 3

spinalhdl转Verilog可读性 SpinalHDL开发流程

SpinalHDL是基于Scala全新的硬件描述语言，解决了不少Verilog等传统HDL语言的痛点，可以快速的完成某些IP的开发，和完美的融入现有的开...

2023-07-27 标签：开发 Verilog spinalhdl 3.8k 0

Verilog常用的循环语句及用途

本文主要介绍verilog常用的循环语句，循环语句的用途，主要是可以多次执行相同的代码或逻辑。

2023-05-12 标签：fpga FPGA设计 verilog 3.7k 0

在SOC环境里面C代码是怎么执行的？

是通过DPI实现SV和C的交互，然后用 SV的task将C的数据转成对应的总线数据下发到各个外设？

2023-11-06 标签：寄存器 soc Verilog 3.7k 0

ADS VerilogA的权宜之计—直接解决ADS向量端口问题

在ADS中建立一个Verilog-A模块，方法如下

2023-11-09 标签：Verilog ADS仿真 3.7k 0

在没有综合工具情况下，如何设计数字电路？

虽然在FPGA中，利用综合工具来可以将VHDL或者Verilog代码转化成电路。但是作为FPGA工程师而言，在没有综合工具的情况下，如何设计出数字电路呢...

2020-06-17 标签：fpga Verilog 数字电路 3.7k 0

SystemVerilog：处理信号双驱动问题解析

在SystemVerilog中，类型可以分为线网(net)和变量(variable)。线网的赋值设定与Verilog的要求相同，即线网赋值需要使用连续赋...

2023-10-13 标签：信号处理 Verilog Makefile 3.7k 0

Verilog HDL中常用预编译命令介绍

`timescale命令用于在文件中指明时间单位和时间精度，通常在对文件进行仿真时体现。EDA工具可以支持在一个设计中可根据仿真需要在不同模块里面指定不...

2022-03-15 标签：仿真 Verilog eda 3.6k 0

一文详解Verilog表达式

表达式由操作符和操作数构成，其目的是根据操作符的意义得到一个计算结果。表达式可以在出现数值的任何地方使用。

2023-05-29 标签：寄存器存储器 Verilog 3.6k 0

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