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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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一文详解UVM设计模式

本篇是对UVM设计模式 ( 二 ) 参数化类、静态变量/方法/类、单例模式、UVM_ROOT、工厂模式、UVM_FACTORY[1]中单例模式的补充，分...

2023-08-06 标签：Verilog System 函数 4.2k 0

基于FPGA的分频器设计

板载晶振提供的时钟信号频率是固定的，不一定满足需求，因此需要对基准时钟进行分频。要得到更慢的时钟频率可以分频，要得到更快的时钟频率可以倍频。我们...

2023-06-23 标签：fpga 晶振分频器 4.2k 0

SystemVerilog中的类构造函数new

在systemverilog中，如果一个类没有显式地声明构造函数(new())，那么编译仿真工具会自动提供一个隐式的new()函数。这个new函数会默认...

2022-11-16 标签：Verilog System 函数 4.2k 0

SystemVerilog中的Semaphores

SystemVerilog中Semaphore（旗语）是一个多个进程之间同步的机制之一，这里需要同步的原因是这多个进程共享某些资源。

2022-12-12 标签：cpu Verilog System 4.2k 0

FPGA工程的Verilog HDL初学者设计要点

要养成良好的Verilog代码风格，要先有硬件电路框图之后再写代码的习惯，设计出良好的时序，这样才能在FPGA开发或者ASIC设计中起到事半功倍的效果，...

2020-11-19 标签：fpga asic Verilog 4.2k 0

SystemVerilog中的操作方法

SystemVerilog提供了几个内置方法来支持数组搜索、排序等功能。

2022-10-31 标签：Verilog System 数组 4.2k 0

Verilog中的赋值语句的区别

连续赋值语句总是处于激活状态。只要任意一个操作数发生变化，表达式就会被立即重新计算，并且将结果赋给等号左边的线网。

2020-11-26 标签：存储器 Verilog 4.1k 0

【ZYNQ Ultrascale+ MPSOC FPGA教程】第三章Verilog基础模块介绍

Wire 类型变量，也叫网络类型变量，用于结构实体之间的物理连接，如门与门之间，不能储存值，用连续赋值语句assign赋值，定义为wire [n-1:0...

2021-01-21 标签：fpga Verilog Zynq 4.1k 0

FPGA数字图像处理仿真方法

VHDL和Verilog代码编写后通常需要编写激励文件进行仿真以验证代码的可行性，通过仿真可以及时排查代码存在的时序问题，有效提高代码实现效率。

2023-01-29 标签：fpga matlab Verilog 4.1k 0

针对赛灵思ISE工具的verilog编程经验小结

用了半个多月的ISE，几乎全是自学起来的，碰到了很多很多让人DT好久的小问题，百度也百不到，后来还是都解决了，为了尽量方便以后的刚学ISE的童鞋不再因为...

2017-02-11 标签：赛灵思 verilog ISE 4.1k 0

Xilinx RapidIO核例子工程源码分析

srio_quick_start模块在顶层srio_example_top.v中例化，它与IP核的维护端口相连用来产成维护事务，维护事务在mainten...

2023-03-03 标签：fpga 模块 Xilinx 4.1k 0

Verilog到VHDL转换的经验与技巧总结

Verilog与VHDL语法是互通且相互对应的，如何查看二者对同一硬件结构的描述，可以借助EDA工具，如Vivado，打开Vivado后它里面的语言模板...

2024-04-28 标签：RAM Verilog eda 4.1k 0

找verilog bug的利器—notepad++介绍

相信大家写verilog代码的时候，都会用到notepad++，大家也知道notepad++可以和vivado关联使用，这样写起工程代码的时候，调试很方便。

2023-12-21 标签：Verilog Vivado 4k 0

门延迟类型介绍

前两节中所介绍的门级电路都是没有延迟的，实际门级电路都是有延迟的。

2023-03-30 标签：仿真信号 Verilog 4k 0

size()和$size这两种方式有什么样的区别呢？

在使用SystemVerilog或者UVM进行编码的过程中，经常会用到数组（包括队列等），经常需要对这些数组进行遍历

2023-03-23 标签：Verilog UVM 4k 0

FPGA之硬件语法篇：用Verilog代码仿真与验证数字硬件电路

大家都知道软件设计使用软件编程语言，例如我们熟知的C、Java等等，而FPGA设计使用的是HDL语言，例如VHDL和Verilog HDL。说的直白点，...

2019-12-05 标签：fpga 仿真 verilog 4k 0

如何利用Verilog HDL在FPGA上实现SRAM的读写测试

本篇将详细介绍如何利用Verilog HDL在FPGA上实现SRAM的读写测试。SRAM是一种非易失性存储器，具有高速读取和写入的特点。在FPGA中实现...

2025-10-22 标签：FPGA 存储器 sram 4k 0

Verilog：for循环的综合实现

采用for循环语句，逐个bit位判断是否为1，为1则累加，否则保持不变，最终输出输入信号中1的数量。

2023-10-09 标签：Verilog for循环 3.9k 0

分频电路设计和仿真

直接使用计数器实现，在计数一半时将时钟翻转即可。

2023-01-17 标签：电路设计仿真 Verilog 3.9k 0

fpga用什么语言编程

FPGA（现场可编程门阵列）的编程主要使用硬件描述语言（HDL），其中最常用的是Verilog HDL和VHDL。

2024-03-14 标签：FPGA 集成电路 Verilog 3.9k 0

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