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用VCS跑simulation hang住了该怎么办？

遇到此类问题，我第一个想到的是去打印一些log看看，比如设置定时打印，调高UVM打印级别等。

2023-05-10 标签：TCL VCS Verdi 5.1k 0

VCS/XRUN如何创建一个非UVM的简单仿真环境？

设计码完代码后，有时候想简单调试一下基本的通路，此时还没有验证资源进来，可以仿照modesim仿真的方法，创建一个.v/.sv的顶层，里面例化DUT，里...

2023-05-12 标签：仿真 UVM VCS 4.9k 0

使用VCS仿真Vivado IP核时遇到的问题及解决方案

前年，发表了一篇文章《VCS独立仿真Vivado IP核的一些方法总结》(链接在参考资料1)，里面简单讲述了使用VCS仿真Vivado IP核时遇到的一...

2022-08-29 标签：VCS 虚拟机 Vivado 4.6k 0

寄存器模型Register Model学习笔记

UVM的寄存器模型是一组高级抽象的类，用来对DUT中具有地址映射的寄存器和存储器进行建模。

2023-07-11 标签：寄存器存储器 UVM 4.4k 0

VCS仿真软件的基本使用方式

在之前的博文中谈到过GVIM编辑器中可以通过调用模板来生成重复性代码，但没有介绍自定义模板的方式。

2022-08-10 标签：VCS 代码仿真软件 4.4k 0

介绍SystemVerilog几种常用的调试功能

可视化调试主要分为Post-process和Interactive这两种模式。可视化调试工具是工程师在定位代码问题时的有力工具，也是现在验证工程师主流的...

2023-01-09 标签：EDA工具 VCS DUT 4.3k 0

VCS独立仿真Vivado IP核的一些方法总结

最近，需要使用VCS仿真一个高速并串转换的Demo，其中需要用到Vivado的SelectIO IP核以及IDELAYCTRL，IDELAY2原语。而此...

2023-06-06 标签：VCS Vivado Ubuntu系统 4k 0

芯片后仿之SDF 3.0解析(三)

本文接着解析SDF3.0的Timing Checks Entries、Timing Environment Entries两个部分。

2024-04-16 标签：仿真 VCS 时序分析 3.9k 0

X态如何通过RTL级和门级仿真模型中的逻辑进行传播呢？

在Verilog中，IC设计工程师使用RTL构造和描述硬件行为。但是RTL代码中的一些语义，并不能够准确地为硬件行为建模。

2023-04-20 标签：IC设计 Verilog RTL 3.6k 0

SpinalHDL运行VCS+Vivado相关仿真

本篇文章来源于微信群中的网友，分享下在SpinalHDL里如何丝滑的运行VCS跑Vivado相关仿真。自此仿真设计一体化不是问题。

2022-08-10 标签：Xilinx 仿真 VCS 3.6k 0

记录VCS仿真的IP核只有VHDL文件的解决方法

使用VCS仿真Vivado里面的IP核时，如果Vivado的IP核的仿真文件只有VHDL时，仿真将变得有些困难，VCS不能直接仿真VHDL

2023-06-06 标签：fpga Linux系统 VHDL语言 3.5k 0

EDA仿真：VCS编译Xilinx仿真步骤

选择VCS，再指定库文件存放的路径；如果VCS的环境变量设置好了，那么会自动跳出Simulator executable path的路径的。

2023-03-31 标签：Xilinx 仿真器 eda 3.5k 0

浅谈System Verilog的DPI机制

System Verilog(SV)把其他编程语言统一成为外语，Foreign Programming Language（FPL）。

2023-05-23 标签：Verilog C语言 VCS 3.5k 0

for循环语句基本用法及示例介绍几种可综合的for循环语句

利用for循环实现对信号的赋值。

2023-08-03 标签：Verilog VCS for 3.4k 0

systemverilog：logic比reg更有优势？

在systemverilog协议中，logic定义四态值，即向量（vector）的每个位（bit）可以是逻辑0, 1, Z或X，与verilog协议中的...

2023-09-28 标签：驱动器仿真器 RTL 3.2k 0

VCS实用技巧分享

VCS是编译型verilog仿真器，VCS先将verilog/systemverilog文件转化为C文件，在linux下编译生成的可执行文./simv即...

2023-05-30 标签：仿真器 Linux系统 VCS 3.1k 0

vcs实用技巧

VCS是编译型verilog仿真器，VCS先将verilog/systemverilog文件转化为C文件，在linux下编译生成的可执行文./simv即...

2023-10-25 标签：Linux 仿真器 Verilog 3k 0

AXI VIP当作master时如何使用？

AXI接口虽然经常使用，很多同学可能并不清楚Vivado里面也集成了AXI的Verification IP，可以当做AXI的master、pass t...

2023-07-27 标签：仿真器 VCS AXI总线 3k 0

std::randomize随机结果不符合预期？

在近期的一个testcase调试中，遇到一个std::randomize随机结果不符合预期的现象。

2023-10-29 标签：EDA工具仿真器 STD 3k 0

AI（VSO）赋能的VCS验证流程

本质是让设计人员聚焦于修复BUG，而不是花时间发现BUG。将需要大量人力的工作交給AI，极大的推动了覆盖率收敛的速度。

2024-03-01 标签：AI VCS 3k 0

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Proteus软件是英国Lab Center Electronics公司出版的EDA工具软件（该软件中国总代理为广州风标电子技术有限公司）。它不仅具有其它EDA工具软件的仿真功能，还能仿真单片机及外围器件。
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为防止静电积累所引起的人身电击、火灾和爆炸、电子器件失效和损坏，以及对生产的不良影响而采取的防范措施。其防范原则主要是抑制静电的产生，加速静电泄漏，进行静电中和等。
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FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
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ArduBlock软件是Arduino官方编程环境的第三方软件，目前必须依附于Arduino软件下运行，区别于Arduino文本式编程环境，ArduBlock是以图形化积木搭建的方式编程的，这样的方式会使编程的可视化和交互性加强，编程门槛降低，即使没有编程经验的人也可以尝试给Arduino控制器编写程序。
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FPGA开发板在基于MCU、定制ASIC和体积庞大的电线束来实现引擎及控制电子的系统方案已发展至接近其技术和应用极限，汽车工业正面临新的设计挑战。过去汽车电子产品的开发周期是漫长的，而许多汽车制造商现正致力于在更短的时间内，装备消费者所需的新一代汽车。
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pcb封装就是把实际的电子元器件，芯片等的各种参数（比如元器件的大小，长宽，直插，贴片，焊盘的大小，管脚的长宽，管脚的间距等）用图形方式表现出来，以便可以在画pcb图时进行调用。
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Quartus II 是Altera公司推出的综合性CPLD/FPGA开发软件，软件支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
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　　Artix-7 系列：相对于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封装、统一的 Virtex 系列架构，能满足低成本大批量市场的性能要求，这也正是此前 ASSP、ASIC 和低成本 FPGA 所针对的市场领域。
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面包板是由于板子上有很多小插孔，专为电子电路的无焊接实验设计制造的。由于各种电子元器件可根据需要随意插入或拔出，免去了焊接，节省了电路的组装时间，而且元件可以重复使用，所以非常适合电子电路的组装、调试和训练。
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AXI是一种总线协议，该协议是ARM公司提出的AMBA3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问，并更加容易进行时序收敛。AXI是AMBA中一个新的高性能协议。
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特性阻抗又称特征阻抗，它不是直流电阻，属于长线传输中的概念。特性阻抗是射频传输线影响无线电波电压、电流的幅值和相位变化的固有特性，等于各处的电压与电流的比值，用V/I表示。在射频电路中，电阻、电容、电感都会阻碍交变电流的流动，合称阻抗。电阻是吸收电磁能量的，理想电容和电感不消耗电磁能量。
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时钟源用来为环形脉冲发生器提供频率稳定且电平匹配的方波时钟脉冲信号。它通常由石英晶体振荡器和与非门组成的正反馈振荡电路组成，其输出送至环形脉冲发生器。
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